JP2762537B2 - プログラムテーブル入出力回路 - Google Patents
プログラムテーブル入出力回路Info
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- JP2762537B2 JP2762537B2 JP7723389A JP7723389A JP2762537B2 JP 2762537 B2 JP2762537 B2 JP 2762537B2 JP 7723389 A JP7723389 A JP 7723389A JP 7723389 A JP7723389 A JP 7723389A JP 2762537 B2 JP2762537 B2 JP 2762537B2
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- Japan
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- program table
- program
- circuit
- input
- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラムテーブル入出力回路に関し、特に
マイコンに接続する低速バスからプログラムテーブルに
ロードしたプログラムID,演算パラメータ，データID等
を、演算起動時に読み出して参照するためのデータフロ
ープロセッサの演算モジュールを構成する回路の１つで
あるプログラムテーブル入出力回路に関する。
マイコンに接続する低速バスからプログラムテーブルに
ロードしたプログラムID,演算パラメータ，データID等
を、演算起動時に読み出して参照するためのデータフロ
ープロセッサの演算モジュールを構成する回路の１つで
あるプログラムテーブル入出力回路に関する。
データフロープロセッサは、第２図に示すように演算
データ用の高速バス80とプログラムロード用の低速バス
90に、機能の異なる演算モジュールが並列に接続される
構成になっている。演算データは、データIDを持ち高速
バスから演算モジュール70〜72に入力される。演算モジ
ュール70〜72では、データIDはプログラムテーブル入出
力回路に入力され、演算パラメータを読み出して演算回
路に送る。演算データは演算回路に入力され、演算パラ
メータに従って処理され、プログラムテーブル入出力回
路から出力されるデータIDとデータの行先を示すモジュ
ールIDとを付加されてふたたび高速バス80に出力され
る。
データ用の高速バス80とプログラムロード用の低速バス
90に、機能の異なる演算モジュールが並列に接続される
構成になっている。演算データは、データIDを持ち高速
バスから演算モジュール70〜72に入力される。演算モジ
ュール70〜72では、データIDはプログラムテーブル入出
力回路に入力され、演算パラメータを読み出して演算回
路に送る。演算データは演算回路に入力され、演算パラ
メータに従って処理され、プログラムテーブル入出力回
路から出力されるデータIDとデータの行先を示すモジュ
ールIDとを付加されてふたたび高速バス80に出力され
る。
上述した従来のプログラムテーブル入出力回路は、プ
ログラムテーブルのサイズ及び個数が固定となっている
ため、演算モジュール毎に異なったプログラム入出力回
路を用意する必要があり、回路の標準化が難しいという
欠点があった。
ログラムテーブルのサイズ及び個数が固定となっている
ため、演算モジュール毎に異なったプログラム入出力回
路を用意する必要があり、回路の標準化が難しいという
欠点があった。
本発明のプログラムテーブル入出力回路は、演算モジ
ュールのプログラムID,演算パラメータ及び演算結果の
データに付加するデータID,モジュールIDがロードされ
るプログラムテーブルと、前記プログラムテーブルのコ
ントロール信号や、セレクタ，ゲート及びマルチプレク
サの切換え信号を発生するコマンドデコーダと、前記プ
ログラムテーブルのアドレスを切換えるセレクタと、パ
イプラインの段数を調節するパイプライン調節遅延回路
と、プログラムテーブルを増設するためのゲート回路と
を備えて構成される。
ュールのプログラムID,演算パラメータ及び演算結果の
データに付加するデータID,モジュールIDがロードされ
るプログラムテーブルと、前記プログラムテーブルのコ
ントロール信号や、セレクタ，ゲート及びマルチプレク
サの切換え信号を発生するコマンドデコーダと、前記プ
ログラムテーブルのアドレスを切換えるセレクタと、パ
イプラインの段数を調節するパイプライン調節遅延回路
と、プログラムテーブルを増設するためのゲート回路と
を備えて構成される。
次に本発明について図面を参照して説明する。第１図
は本発明の一実施例の構成を示すブロック図である。
は本発明の一実施例の構成を示すブロック図である。
本実施例は、プログラムテーブル１〜４と、その入力
切換えのためのセレクタ７〜11と、マルチプレクサ（以
下MPXという）17〜20と、プログラムテーブルの内容を
モニタするためのゲート12〜16と、外部に追加したプロ
グラムテーブルとインタフェースを取るゲート５と、演
算回路のパイプラインとマッチングを取るためのパイプ
ライン調節遅延回路50と、外部入力信号からプログラム
テーブルの制御信号をデコードするコマンドデコーダ６
とからなる。
切換えのためのセレクタ７〜11と、マルチプレクサ（以
下MPXという）17〜20と、プログラムテーブルの内容を
モニタするためのゲート12〜16と、外部に追加したプロ
グラムテーブルとインタフェースを取るゲート５と、演
算回路のパイプラインとマッチングを取るためのパイプ
ライン調節遅延回路50と、外部入力信号からプログラム
テーブルの制御信号をデコードするコマンドデコーダ６
とからなる。
本実施例では、演算回路100に演算パラメータをロー
ドするプログラムテーブル3,4と、外部に追加したプロ
グラムテーブルとインタフェースを取るゲート５を、演
算回路100のパイプライン（３段）とマッチングが取れ
るように構成している。演算回路100は、３段のパイプ
ラインで構成され、１段目のパイプラインで演算パラメ
ータ１を、２段目のパイプラインで演算パラメータ２を
参照し、３段目のパイプラインではゲート５を通して制
御され演算回路10内に増設したプログラムテーブルの出
力を参照する。パイプライン調節遅延回路50はレジスタ
21,22で構成され、MPX17〜20で段数を選べるようになっ
ている。本実施例では例えばMPX18の出力をプログラムI
D信号PID1に、これよりレジスタ21により遅延されたMPX
19の出力をプログラムID信号PID2に、更にレジスタ21に
より遅延したMPX20の出力をプログラムID信号PID3に切
換えるようにしたものである。
ドするプログラムテーブル3,4と、外部に追加したプロ
グラムテーブルとインタフェースを取るゲート５を、演
算回路100のパイプライン（３段）とマッチングが取れ
るように構成している。演算回路100は、３段のパイプ
ラインで構成され、１段目のパイプラインで演算パラメ
ータ１を、２段目のパイプラインで演算パラメータ２を
参照し、３段目のパイプラインではゲート５を通して制
御され演算回路10内に増設したプログラムテーブルの出
力を参照する。パイプライン調節遅延回路50はレジスタ
21,22で構成され、MPX17〜20で段数を選べるようになっ
ている。本実施例では例えばMPX18の出力をプログラムI
D信号PID1に、これよりレジスタ21により遅延されたMPX
19の出力をプログラムID信号PID2に、更にレジスタ21に
より遅延したMPX20の出力をプログラムID信号PID3に切
換えるようにしたものである。
各プログラムテーブル１〜４及び外部増設用のゲート
５のコントロール信号であるセレクタ７〜11の切換え信
号C1,C5,C9,C13,C17、ライトイネーブル端子Ｗに印加さ
れるライトイネーブル信号C2,C6,C10,C14,C18、リード
イネーブル端子Ｒに印加されるリードイネーブル信号C
3,C7,C11,C15,C19、チップセレクト端子CSに印加される
チップセレクト信号C4,C8,C12,C16,C20は、外部入力の
リードコントロール信号RC、ライトコントロール信号W
C、テーブルセレクト信号TB0〜４、高速バスアクセス信
号HBA、低速バスアクセス信号LBAを、コマンドデコーダ
６でデコードして作られる。
５のコントロール信号であるセレクタ７〜11の切換え信
号C1,C5,C9,C13,C17、ライトイネーブル端子Ｗに印加さ
れるライトイネーブル信号C2,C6,C10,C14,C18、リード
イネーブル端子Ｒに印加されるリードイネーブル信号C
3,C7,C11,C15,C19、チップセレクト端子CSに印加される
チップセレクト信号C4,C8,C12,C16,C20は、外部入力の
リードコントロール信号RC、ライトコントロール信号W
C、テーブルセレクト信号TB0〜４、高速バスアクセス信
号HBA、低速バスアクセス信号LBAを、コマンドデコーダ
６でデコードして作られる。
また、各プログラムテーブル１〜４は、アドレス信号
CAが入力するセレクタ７〜11を切換えることによって、
低速バスアクセス信号LBA及び高速バスアクセス信号HBA
からアクセスできる。低速バスからのアクセスでは、プ
ログラムをロードしたり、ロードしたものをモニタす
る。高速バスからのアクセスは演算時で、演算パラメー
タを演算回路に送り出したり、演算と同期させてモジュ
ールID,データIDを出力する。
CAが入力するセレクタ７〜11を切換えることによって、
低速バスアクセス信号LBA及び高速バスアクセス信号HBA
からアクセスできる。低速バスからのアクセスでは、プ
ログラムをロードしたり、ロードしたものをモニタす
る。高速バスからのアクセスは演算時で、演算パラメー
タを演算回路に送り出したり、演算と同期させてモジュ
ールID,データIDを出力する。
以上で動作を説明した。次にプログラムテーブル3,4
の構成方法について説明する。本実施例ではプログラム
テーブル3,4は16ビット×128ワードとして使っている
が、具体的には例えばコマンドデコーダ６のテーブルセ
レクト端子TB3,4をショートしたり、連続にすることに
よって32ビット×128ワード、又は16ビット×256ワード
として使うことができる。
の構成方法について説明する。本実施例ではプログラム
テーブル3,4は16ビット×128ワードとして使っている
が、具体的には例えばコマンドデコーダ６のテーブルセ
レクト端子TB3,4をショートしたり、連続にすることに
よって32ビット×128ワード、又は16ビット×256ワード
として使うことができる。
さらに16ビット×128ワードのテーブル２個分で不足
する時は、ゲート５の外部に増設したプログラムテーブ
ルを、本実施例で示すように接続することができる。ゲ
ート５は、プログラムテーブルを制御するライトイネー
ブル端子W,リードイネーブル端子R,チップセレクト端子
CSの信号で切換えられる入出力ゲートである。
する時は、ゲート５の外部に増設したプログラムテーブ
ルを、本実施例で示すように接続することができる。ゲ
ート５は、プログラムテーブルを制御するライトイネー
ブル端子W,リードイネーブル端子R,チップセレクト端子
CSの信号で切換えられる入出力ゲートである。
なお、第１図で丸印内に数字のある接続線は、丸印内
に同一の数字のある接続線に結ばれていることを示して
いる。
に同一の数字のある接続線に結ばれていることを示して
いる。
以上説明したように本発明は、演算回路によって演算
パラメータをロードするプログラムテーブルのサイズ，
個数，パイプラインが異なるため別々の回路として設計
する必要があったプログラムテーブル入出力回路を、プ
ログラムテーブルをビット方向及びワード方向に合成で
きるコマンドデコーダとプログラムテーブルを外部に増
設するための入出力ゲート回路とパイプラインの調節を
行なうパイプライン調節回路とを有することにより、１
種類の回路で構成でき効率良くLSI化できるという効果
がある。
パラメータをロードするプログラムテーブルのサイズ，
個数，パイプラインが異なるため別々の回路として設計
する必要があったプログラムテーブル入出力回路を、プ
ログラムテーブルをビット方向及びワード方向に合成で
きるコマンドデコーダとプログラムテーブルを外部に増
設するための入出力ゲート回路とパイプラインの調節を
行なうパイプライン調節回路とを有することにより、１
種類の回路で構成でき効率良くLSI化できるという効果
がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はデータフロープロセッサのモジュール構成を示す
一般的な説明図。 １〜４……プログラムテーブル、５……外部増設用のゲ
ート、６……コマンドデコーダ、７〜11……セレクタ、
12〜16……ゲート、17〜20……マルチプレクサ、21,22
……レジスタ、100……演算回路。
２図はデータフロープロセッサのモジュール構成を示す
一般的な説明図。 １〜４……プログラムテーブル、５……外部増設用のゲ
ート、６……コマンドデコーダ、７〜11……セレクタ、
12〜16……ゲート、17〜20……マルチプレクサ、21,22
……レジスタ、100……演算回路。
Claims (1)
- 【請求項１】演算モジュールのプログラムID,演算パラ
メータ及び演算結果のデータに付加するデータID,モジ
ュールIDがロードされるプログラムテーブルと、前記プ
ログラムテーブルのコントロール信号や、セレクタ，ゲ
ート及びマルチプレクサの切換え信号を発生するコマン
ドデコーダと、前記プログラムテーブルのアドレスを切
換えるセレクタと、パイプラインの段数を調節するパイ
プライン調節遅延回路と、プログラムテーブルを増設す
るためのゲート回路とを備えて成ることを特徴とするプ
ログラムテーブル入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7723389A JP2762537B2 (ja) | 1989-03-28 | 1989-03-28 | プログラムテーブル入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7723389A JP2762537B2 (ja) | 1989-03-28 | 1989-03-28 | プログラムテーブル入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02253486A JPH02253486A (ja) | 1990-10-12 |
| JP2762537B2 true JP2762537B2 (ja) | 1998-06-04 |
Family
ID=13628149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7723389A Expired - Lifetime JP2762537B2 (ja) | 1989-03-28 | 1989-03-28 | プログラムテーブル入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762537B2 (ja) |
-
1989
- 1989-03-28 JP JP7723389A patent/JP2762537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02253486A (ja) | 1990-10-12 |
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