JPH06196997A - データ出力装置とその方法および記憶装置 - Google Patents

データ出力装置とその方法および記憶装置

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JPH06196997A
JPH06196997A JP4227784A JP22778492A JPH06196997A JP H06196997 A JPH06196997 A JP H06196997A JP 4227784 A JP4227784 A JP 4227784A JP 22778492 A JP22778492 A JP 22778492A JP H06196997 A JPH06196997 A JP H06196997A
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JP4227784A
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Hubert R Mclellan Jr
アール．マクレラン ジュニア ハバート
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AT&T Corp
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American Telephone and Telegraph Co Inc
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    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Abstract

(57)【要約】 【目的】 集積回路間のシグナリングにおいて、コンピ
ュータによって消費される電力を低減するための方法及
び装置。 【構成】 バッファ制御回路１１５により制御されるバ
ッファ回路１０９によって前記の集積回路が有効なデー
タのみを出力し、それによって、スプリアス（偽）デー
タの出力に伴うエネルギーの浪費をなくすことを保証す
る。本発明は特に３状態バッファ回路を使用する半導体
記憶装置およびその他の装置において有用である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に低電力電子信号
化技術に関し、特に集積回路間のデータ送信に伴う消費
電力を低減するための方法および装置に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）はチップ外（オフチッ
プ）の導電体を介して他のＩＣへ信号を送信する際、電
力を多く消費する。導電体上での電圧レベルの維持（例
えば電線上の電圧を０ボルトまたは５ボルトのどちらか
に保つ）に伴う電力消費に加えて、一つの電圧からもう
一つの電圧への遷移（例えば電線上で５ボルトから０ボ
ルトへと電圧を変える、あるいはその逆を行う）の際に
さらに電力が消費される。
【０００３】
【発明が解決しようとする課題】図１に示すように、集
積回路（ＩＣ）１０１は、データ１０７から出力１１１
への信号の流れを規制するために、３状態ロジックの出
力バッファ１０９を用いる。この出力バッファ１０９
は、３つの状態をとることができる。すなわち、高イン
ピーダンス状態、出力に低レベル信号を持つ低インピー
ダンス状態、および出力に高レベル信号を持つ低インピ
ーダンス状態である。この集積回路１０１が送信を行っ
ていないとき、この出力バッファ１０９は高インピーダ
ンス状態におかれる。この状態において、出力バッファ
１０９の出力は、導電体に対して開回路と見なされる。
集積回路１０１が送信しているとき、出力バッファ１０
９は、その出力におかれる信号に応じて、前記の二つの
低インピーダンス状態のどちらかの状態に置かれる。例
えば集積回路１０１が、ブール代数の”１”をある特定
のチップ外の導電体上で送信する場合、その出力バッフ
ァ１０９は前記の低インピーダンス状態になり、この導
電体に５ボルトをかけなければならないのである。
【０００４】集積回路１０１が送信を開始しようとする
とき、前記の出力バッファ１０９の状態を高インピーダ
ンス状態から低インピーダンス状態のうちのどちらかへ
と変える。出力されるべきデータが出力可能となる前
に、集積回路１０１がこの変化を実行してしまうことが
ある。この設計方法は、集積回路１０１の可能な限りの
高速性を保証するが、有効なデータが使用可能になるま
での間、ＩＣがスプリアス（偽）データを出力してしま
うという欠点を持つ。その結果、出力すべきデータが可
用状態になった時には、この集積回路１０１は、スプリ
アスデータの送信から有効なデータの送信へと出力を変
更するために、余分なエネルギーを費やさなければなら
ないことになる。２進化コンピュータにおいては、統計
的に言うと、このために個々のチップ外への信号の半分
はエネルギー浪費電圧遷移を行っている。この電圧遷移
はまた電磁障害を引き起こし、近傍の回路に問題を生じ
ることがある。
【０００５】
【課題を解決するための手段】本発明の目的は、集積回
路が作り出すオフーチップ電圧遷移の回数を減少させる
ことにより、集積回路のエネルギー効率を向上させるこ
とである。
【０００６】本発明の他の目的は、前記の集積回路を含
むコンピュータの計算能力を妨害することなく、電圧遷
移数を減少させることである。
【０００７】本発明のさらに別の目的は、集積回路によ
って作られる電磁障害の量を減少させることである。
【０００８】本発明は、有効データが出力可能になった
ときにのみ、出力バッファを低インピーダンス状態にす
るバッファ制御である。また、本発明は、この出力バッ
ファが出力イネーブルによる指示をうけると同時に、高
インピーダンス状態になるものである。
【０００９】
【実施例】１．具現理論 図１に示すように、例えばバッファ制御回路１１５が、
集積回路１０１に付加され、これらより、出力イネーブ
ル信号１１３により指示されない時でも、有効なデータ
が使用可能になるまで、出力バッファ１０９が低インピ
ーダンス状態になるのを遅らせる。前記のバッフア制御
回路１１５を製造するのに必要な回路は当業者であれば
簡単に設計できるものである。
【００１０】さらに、前記の出力バッファ１０９は、出
力イネーブル信号１１３の指示により、直ちに高インピ
ーダンス状態にならなくてはならない。前記のバッフア
制御回路１１５は、出力バッファを高インピーダンス状
態から、低インピーダンス状態のうちのいずれかのレベ
ルへ変換させるのを、遅らせるものであるが、ほとんど
の実施例では、高インピーダンス状態への遷移において
はこのような遅延は許されなかった。この非対称の必要
性は直感的にはわかりにくいが、集積回路１０１が、出
力１１１でのバス競合を引き起こさないようにすること
が必要である。バス競合は、複数の装置例えば集積回路
１０１が、同時に同じ出力１１１上に信号をおこうとす
るときに生じる。
【００１１】２．好ましい実施例 好ましい実施例は、図２に示される読み出し専用記憶装
置（ＲＯＭ）である。メモリ構造２０３は、ＳＲＡＭ、
ＤＲＡＭ、マイクロプロセッサーあるいはその他のロジ
ックである。ＲＯＭは、集積回路２０１上に作られる。
メモリ構造２０３は、集積回路２０１の出力２０６上に
おかれるデータ２０４を提供する。このメモリ構造２０
３は集積回路２０１外部の信号源からアドレス信号２０
２を受け取る。
【００１２】出力バッファ回路２０５は、メモリ構造２
０３からのデータ２０４を出力２０６へ流れるのを規制
するのに用いられる。出力バッファ回路２０５は、３状
態ロジックからなり、インピーダンス制御信号２０９に
よって制御されている。インピーダンス制御信号２０９
がアサート（低レベルへ駆動）されると、出力バッファ
回路２０５は、直ちにデータ２０４を出力２０６へ出力
する。インピーダンス制御信号２０９が、リトラクト
（高レベルへ駆動）されると，出力バッファ回路２０５
は直ちに、高インピーダンス状態となり、集積回路２０
１は出力２０６にとって開回路と見なされる。
【００１３】インピーダンス制御信号２０９は、出力バ
ッファ制御論理回路２０８によって作られる。この出力
バッファ制御論理回路２０８は、出力イネーブル２０７
と呼ばれる外部作成信号によって駆動される。別の実施
例においては、この出力イネーブル信号２０７は、集積
回路２０１内に含まれる論理回路によって作られる。出
力イネーブル信号２０７がアサートされると、出力バッ
ファ制御論理回路２０８はｔLの時間の間の後、インピ
ーダンス制御信号２０９をアサートする。この待ち時間
ｔLは図３に示されているが、これについては後で説明
する。出力イネーブル信号２０７がリトラクトされる
と、出力バッファ制御論理回路２０８は直ちにインピー
ダンス制御２０９をリトラクトする。
【００１４】図３は、出力２０６の入力２０２、データ
２０４、出力イネーブル信号２０７およびインピーダン
ス制御信号２０９に対する時間的な関係を示している。
最初、時間ｔ0において、出力イネーブル信号２０７お
よびインピーダンス制御信号２０９はリトラクト（高レ
ベル）されているが、入力２０２とデータ２０４は定義
されていない（クロスハッチングによって表されてい
る）。そして、出力２０６は高インピーダンス状態（高
レベルでも低レベルでもない水平線によって表されてい
る）にある。
【００１５】時間ｔ1において、出力サイクルが開始す
る。定義により、これは、出力イネーブル信号２０７が
アサート（低レベルへと駆動）される時に開始し、入力
２０２が定義される（クロスハッチングから一組の水平
線にかわる）時と同時である。時間ｔ1において、メモ
リ構造２０３は、入力２０２に基づいてデータ２０４を
出力する。定義により、データ２０４は時間ｔ2におい
て有効となる（クロスハッチングから一組の水平線へと
変わる）。ｔ1とｔ2との間の時間が、メモリ構造２０３
の待ち時間ｔLとして定義される。このメモリ構造２０
３の待ち時間は、当業者であれば簡単に計算できる。
【００１６】同じく時間ｔ2において（即ちｔ1から時間
ｔLが経過した後）、出力バッファ制御論理回路２０８
は、インピーダンス制御信号２０９をアサート（低レベ
ルへと駆動）する。これは直ちに出力バッファ回路２０
５を低インピーダンス状態へと変化させ、データ２０４
を出力２０６上へ置く（高でも低でもない一本の水平線
から一組の水平線へと変わることによって表されてい
る）。如何なる時にも、スプリアスデータは出力２０６
上に置かれていない（その場合はクロスハッチングによ
って表されるはずである）。
【００１７】続いて、定義により、時間ｔ3で、出力イ
ネーブル信号２０７はリトラクト（高レベルへと駆動）
される。これを感知するや否や、出力バッファ制御論理
回路２０８はインピーダンス制御信号２０９を直ちにリ
トラクト（高レベルに駆動）する。これによって、直ち
に出力バッファ回路２０５は再び高インピーダンス状態
におかれる（高でもなく低でもない一本の水平線によっ
て示される）。またｔ3において入力２０２とデータ２
０４は未定義の状態になる（クロスハッチングへ変わる
ことで示される）。
【００１８】
【発明の効果】以上に述べたように、本発明は集積回路
が作り出すオフーチップ電圧遷移の数を減少させること
により、集積回路のエネルギー効率を向上させ、前記の
集積回路を含むコンピュータの計算能力を妨害する事な
く、電圧遷移数を減少させ、また集積回路によって作ら
れる電磁妨害の量を減少させる。
【図面の簡単な説明】
図１は集積回路によって作られる電圧遷移の数を減少さ
せる装置のブロックダイアグラムである。図２は本発明
の好ましい実施例を用いた、読みだし専用記憶装置（Ｒ
ＯＭ）のブロックダイアグラムである。図３は図２の装
置の作動におけるタイミングダイアグラムである。
【符号の説明】
１０１ 集積回路 １０３ 入力 １０５ データソース １０７ データ １０９ 出力バッファ １１１ 出力 １１３ 出力イネーブル信号 １１５ バッファ制御回路 １１７ バッファ出力信号 ２０１ 集積回路 ２０２ アドレス信号 ２０３ メモリ構造 ２０４ データ ２０５ 出力バッファ回路 ２０６ 出力 ２０７ 出力イネーブル信号 ２０８ 出力バッファ制御論理回路 ２０９ インピーダンス制御信号

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 データ（１０７）を受信し、バッファ出
    力信号（１１７）のアサーションに応答して、出力（１
    １１）出力する出力バッファ回路（１０９）と、 前記の受信したデータ（１０７）が有効となる時を決定
    し、その後ただちに前記のバッファ出力信号（１１７）
    をアサートするバッファ制御手段（１１５）とを有する
    ことを特徴とするデータ出力装置。
  2. 【請求項２】 前記のバッファ制御手段（１１５）が、
    前記の受信したデータ（１０７）が有効となるまで、前
    記のバッファ出力信号（１１７）のアサーションを遅延
    することを特徴とする請求項１の装置。
  3. 【請求項３】 前記のバッファ制御手段（１１５）が出
    力イネーブル信号（１１３）によって前記のバッファ出
    力信号（１１７）をリトラクトするよう指示されると、
    直ちに前記のバッファ出力信号（１１７）をリトラクト
    するものであることを特徴とする請求項２の装置。
  4. 【請求項４】 入力（１０３）に応答して、前記のデー
    タ（１０７）を生成するデータソース（１０５）をさら
    に含むことを特徴とする請求項１の装置。
  5. 【請求項５】 前記の出力バッファ（１０９）と、前記
    のデータソース（１０５）と前記のバッファ制御手段
    （１１５）とが一つの集積回路上に作られていることを
    特徴とする請求項４の装置。
  6. 【請求項６】 前記のバッファ制御手段（１１５）が入
    力（１０３）に応答して、前記の受信データが有効とな
    る時を決定することを特徴とする請求項４の装置。
  7. 【請求項７】 データ（１０７）を出力バッファ（１０
    ９）で受信するステップと、 バッファ制御手段（１１５）内で、前記データ（１０
    ７）が有効となる時を、決定するステップと、 前記データ（１０７）が有効となったことを決定するや
    直ちに、前記のデータ（１０７）を出力するステップ
    と、 からなることを特徴とするデータ出力方法。
  8. 【請求項８】 前記のバッファ制御手段（１１５）が前
    記の受信データ（１０７）が有効となる時まで、前記の
    バッファ出力信号（１１７）のアサーションを遅らせる
    ことを特徴とする請求項７の方法。
  9. 【請求項９】 前記のバッファ制御手段（１１５）が出
    力イネーブル信号（１１３によって前記のバッファ出力
    信号（１１７）をリトラクトするよう指示されると、直
    ちに前記のバッファ制御手段（１１５）が前記のバッフ
    ァ出力信号（１１７）をリトラクトすることを特徴とす
    る請求項７の方法。
  10. 【請求項１０】 前記のデータ（１０７）を生じる入力
    （１０３）を入力するステップをさらに含むことを特徴
    とする請求項７の方法。
  11. 【請求項１１】 前記の出力ステップにおいて、前記の
    出力バッファ（１０９）が前記のバッファ出力信号（１
    １７）に応答することを特徴とする請求項９の方法。
  12. 【請求項１２】 インピーダンス制御信号（２０９）の
    アサーションに応答して、データ（２０４）を出力（２
    ０６）上におき、前記のインピーダンス制御信号（２０
    ９）のリトラクションに応答して、前記の出力バッファ
    （２０５）を高インピーダンス状態にする、データ（２
    ０４）を受信するための３状態出力バッファ（２０５）
    と、 アドレス信号（２０２）に応答して、前記のデータ（２
    ０４）を生成するメモリファブリック（２０３）と、 出力イネーブル信号（２０７）に応答して、前記のイン
    ピーダンス制御信号（２０９）を生成するバッファ制御
    論理回路（２０８）と、 からなり前記の出力バッファ制御論理回路（２０８）
    が、前記の出力イネーブル信号（２０７）がアサートさ
    れたとき、前記のデータ（２０４）が有効となるまで、
    前記のインピーダンス制御信号（２０９）のアサーショ
    ンを遅延させ、 また前記の出力イネーブル信号（２０７）がリトラクト
    されたとき、前記のインピーダンス制御信号（２０７）
    が直ちにリトラクトされるように、前記のインピーダン
    ス制御信号（２０９）を生成する、 ことを特徴とする記憶装置。
  13. 【請求項１３】 インピーダンス制御信号（２０９）の
    アサーションに応答して、データ（２０４）を出力（２
    ０６）上におき、前記のインピーダンス制御信号（２０
    ９）のリトラクションに応答して、前記の出力バッファ
    （２０５）を高インピーダンス状態にする、データ（２
    ０４）を受信する状態出力バッファ（２０５）と、 アドレス（２０２）に応答して、前記のデータ（２０
    ４）を生成するメモリファブリック（２０３）と、 出力イネーブル信号（２０７）に応答して、前記のイン
    ピーダンス制御信号（２０９）を生成する出力バッファ
    制御論理回路（２０８）と、 からなり、 出力バッファ制御論理回路（２０８）が、前記の出力イ
    ネーブル信号（２０７）がアサートされたとき、前記の
    出力バッファ制御論理回路（２０８）が前記のデータ
    （２０４）が有効となるまで、前記のインピーダンス制
    御（２０９）のアサーションを遅延させることを特徴と
    する記憶装置。
JP4227784A 1991-08-06 1992-08-05 データ出力装置とその方法および記憶装置 Pending JPH06196997A (ja)

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