JPS5941609B2 - 相補ｍｏｓ回路装置 - Google Patents
相補ｍｏｓ回路装置Info
- Publication number
- JPS5941609B2 JPS5941609B2 JP52103323A JP10332377A JPS5941609B2 JP S5941609 B2 JPS5941609 B2 JP S5941609B2 JP 52103323 A JP52103323 A JP 52103323A JP 10332377 A JP10332377 A JP 10332377A JP S5941609 B2 JPS5941609 B2 JP S5941609B2
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- JP
- Japan
- Prior art keywords
- circuit
- transient state
- transistor
- power supply
- output
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はＰチャネル型及びＮチャネル型ＭＯＳトランジ
スタが同時にターンオンする過渡状態において、大電流
が消費されないようにした相補ＭＯ８回路装置に関する
ものである。
スタが同時にターンオンする過渡状態において、大電流
が消費されないようにした相補ＭＯ８回路装置に関する
ものである。
ＣＭＯ８（相補ＭＯ８）回路で消費される電流は、次の
３種に大別できる。
３種に大別できる。
（１）電源ＶＤＤＶｓｓ間のリーク電流。
（１１）出力浮遊容量への充電、放電電流。
（ｉｉｉ） 入力論理値が反転する際にＰチャネル及
びＮチャネル型ＭＯＳトランジスタが同時にターンオン
することにより流れる電流。
びＮチャネル型ＭＯＳトランジスタが同時にターンオン
することにより流れる電流。
上記（１１）項と（ｉｉＤ項による電流は、動作周波数
に比例して増大するため、高周波動作領域では、５ＴＴ
Ｌ（ショットキーＴＴＬ）など他のデベイスよりも電力
消費が犬になることもある。
に比例して増大するため、高周波動作領域では、５ＴＴ
Ｌ（ショットキーＴＴＬ）など他のデベイスよりも電力
消費が犬になることもある。
またリニア領域での動作や、ゆるやかに変化する入力論
理信号を取扱う場合にも、同様に上記（面頂に起因する
電流が増大してしまう。
理信号を取扱う場合にも、同様に上記（面頂に起因する
電流が増大してしまう。
本発明は上記実情に鑑みてなされたもので、ＣＭＯ８回
路の電源ラインにスイッチ素子を介挿し、このスイッチ
素子の制御電極を、論理信号の過渡状態検出回路の出力
端に接続することにより、前記の特に（面頂に起１因す
る電力消費を減少させようとするものである。
路の電源ラインにスイッチ素子を介挿し、このスイッチ
素子の制御電極を、論理信号の過渡状態検出回路の出力
端に接続することにより、前記の特に（面頂に起１因す
る電力消費を減少させようとするものである。
以下図面を参照して本発明の詳細な説明する。
第１図は、Ｐチャネル型及びＮチャネル型ＭＯＳトラン
ジスタを用いて形成したＣＭＯ８回路１の一方の電源供
給端ａを直接電源ＶＤＤに接続し、他方の電源供給端す
をＮチャネル型ＭＯ８）う／ジメタ２を介して電源ＶＳ
Ｓ （アース）に接続し、このトランジスタ２のゲート
を後述の過渡状態検出回路の出力端に接続し、トランジ
スタ２のサブストレート電極は該トランジスタのソース
端に接続したものである。
ジスタを用いて形成したＣＭＯ８回路１の一方の電源供
給端ａを直接電源ＶＤＤに接続し、他方の電源供給端す
をＮチャネル型ＭＯ８）う／ジメタ２を介して電源ＶＳ
Ｓ （アース）に接続し、このトランジスタ２のゲート
を後述の過渡状態検出回路の出力端に接続し、トランジ
スタ２のサブストレート電極は該トランジスタのソース
端に接続したものである。
第２図は、前記ＣＭＯ８回路１の電源供給端ａをＰチャ
ネル型ＭＯ８）ランジス３を介して電源ＶＤＤに接続し
、電源供給端すを直接電源ＶＳＳに接続し、トランジス
タ３のゲートを、後述の過渡状態検出回路の出力端に接
続し、トランジスタ３のサブストレート電極は該トラン
ジスタのソース端に接続したものである。
ネル型ＭＯ８）ランジス３を介して電源ＶＤＤに接続し
、電源供給端すを直接電源ＶＳＳに接続し、トランジス
タ３のゲートを、後述の過渡状態検出回路の出力端に接
続し、トランジスタ３のサブストレート電極は該トラン
ジスタのソース端に接続したものである。
第３図は、第１図と第２図の回路を組合わせ、ＣＭＯ８
回路１の一例として、Ｐチャネル型ＭＯＳトランジスタ
４とＮチャネル型ＭＯ８）ランジスタ５よりなるインバ
ータを用いたものである。
回路１の一例として、Ｐチャネル型ＭＯＳトランジスタ
４とＮチャネル型ＭＯ８）ランジスタ５よりなるインバ
ータを用いたものである。
６はインバータ出力浮遊容量である。
上記第１図ないし第３図の回路においてＣＭＯ３回路１
の入力論理信号Ｖｉｎの１″から゛′０″レベル、また
はＮ Ｏ？１から゛１パレベルへの遷移時に、トランジ
スタ２或いはトランジスタ３、またはこれら双方をター
ンオフさせるようにすれば、前記（面頂に起因する消費
電力を減少させることができる。
の入力論理信号Ｖｉｎの１″から゛′０″レベル、また
はＮ Ｏ？１から゛１パレベルへの遷移時に、トランジ
スタ２或いはトランジスタ３、またはこれら双方をター
ンオフさせるようにすれば、前記（面頂に起因する消費
電力を減少させることができる。
ただ電源ＶＤＤ ｖｓｓ双方の電源ラインにトランジス
タを挿入した場合（第３図の場合）は、入力Ｖｉｎの論
理レベルが１′′から０゛′または０″から°１″へと
変化する遷移時には、ＣＭＯ８回路１は電源ＶＤＤ ｖ
ｓｓから遮断されることにツ なるが、その遮断期間が成る限度以下であれば、次段入
力容量を含む出力浮遊容量６での信号データ記憶により
、回路動作に支障は来たさない。
タを挿入した場合（第３図の場合）は、入力Ｖｉｎの論
理レベルが１′′から０゛′または０″から°１″へと
変化する遷移時には、ＣＭＯ８回路１は電源ＶＤＤ ｖ
ｓｓから遮断されることにツ なるが、その遮断期間が成る限度以下であれば、次段入
力容量を含む出力浮遊容量６での信号データ記憶により
、回路動作に支障は来たさない。
第４図は前述の過渡状態検出回路を示している。
即ち、第４図に示す如く電源ＶＤＤとＶ８８（アース）
間には、抵抗１１とＮチャネル型ＭＯ８）ランジスタ１
２とを直列接続した駆動回路（インバータ）１３と、Ｐ
チャネル型ＭＯ８）ランジスタ１４と抵抗１５とを直列
接続した駆動回路（インバータ）１６が並列に設けられ
る。
間には、抵抗１１とＮチャネル型ＭＯ８）ランジスタ１
２とを直列接続した駆動回路（インバータ）１３と、Ｐ
チャネル型ＭＯ８）ランジスタ１４と抵抗１５とを直列
接続した駆動回路（インバータ）１６が並列に設けられ
る。
トランジスター２゜１４のゲートは論理信号Ｖｉｎの入
力端に接続され、これらトランジスター２，１４の各サ
ブストレート電極は自己のソース端に接続される。
力端に接続され、これらトランジスター２，１４の各サ
ブストレート電極は自己のソース端に接続される。
インバーター３の出力端ＡはＣＭＯ８型ノア回路１７の
一入力端に接続され、インバーター６の出力端Ｂはイン
バーター８を介してノア回路１７の他の入力端に接続さ
れる。
一入力端に接続され、インバーター６の出力端Ｂはイン
バーター８を介してノア回路１７の他の入力端に接続さ
れる。
上記抵抗１１，１５は出来る限り高い抵抗値（例えば１
００ＫΩ）とする。
００ＫΩ）とする。
またトランジスタ１２．１４の各スレッシュホールド電
圧は第１図回路で制御されるＣＭＯ８回路の構成素子ス
レッシュホールド電圧と等しくすることが望ましい。
圧は第１図回路で制御されるＣＭＯ８回路の構成素子ス
レッシュホールド電圧と等しくすることが望ましい。
しかしこのＣＭＯ８回路と第１図の回路が集積回路で構
成される場合には、双方共に同条件で構成されるから問
題ない。
成される場合には、双方共に同条件で構成されるから問
題ない。
第４図の回路において、インバーター３，１６は共に高
抵抗負荷をそなえているため、第５図に示すように急峻
な入出力特性を示す。
抵抗負荷をそなえているため、第５図に示すように急峻
な入出力特性を示す。
ここで特性ｌはインバーター３に対応し特性ｍはインバ
ーター８を含むインバーター６に対応している。
ーター８を含むインバーター６に対応している。
またＶｔｈｎはトランジスター２のスレッシュホールド
電圧、■ｔｈｐハトランシスター４のスレッシュホール
ド電圧である。
電圧、■ｔｈｐハトランシスター４のスレッシュホール
ド電圧である。
上記インバーター３，１６の出力の否定論理和をとると
、各インバータの出力が同時に°゛０″である期間を示
す出力を取り出すことができる。
、各インバータの出力が同時に°゛０″である期間を示
す出力を取り出すことができる。
即ちこの回路では、過渡状態のとき出力Ｖ ｏ’ｕ ｔ
は“１″レベルとなる。
は“１″レベルとなる。
定常状態では一方が°′１″、他方が゛０″レベルとな
るので、出力ＶｏｕｔはｆＩ ＯＩ＋となり、これで過
渡状態の判別が可能となるものである。
るので、出力ＶｏｕｔはｆＩ ＯＩ＋となり、これで過
渡状態の判別が可能となるものである。
なお上記ノア回路１７は一例であり、どのような出力信
号が欲しいかにより、オア回路、エクスクル−シブ・オ
ア回路などのゲート回路と置換えることもできる。
号が欲しいかにより、オア回路、エクスクル−シブ・オ
ア回路などのゲート回路と置換えることもできる。
例えばノア回路１７をエクスクル−ノブ・オア回路と置
換えた場合、インバータ１８を省略すれば、第５図のｌ
とｎの特性が得られるから、このｌとｎの論理値が相異
する区間が過渡状態に対応し、エクスクル−シブ・オア
回路から所期の出力が得られるわけである。
換えた場合、インバータ１８を省略すれば、第５図のｌ
とｎの特性が得られるから、このｌとｎの論理値が相異
する区間が過渡状態に対応し、エクスクル−シブ・オア
回路から所期の出力が得られるわけである。
また負荷抵抗１１，１５は、本検出回路の電力消費を少
なくし、また入出力特性を急峻化するために、高抵抗と
しておく必要がある。
なくし、また入出力特性を急峻化するために、高抵抗と
しておく必要がある。
また第４図の回路出力Ｖｏｕｔは過渡状態検出時には゛
°１″レベルとなるので、第１図と第３図のトランジス
２へのゲート入力は第４図の出力Ｖｏｕｔを反転して与
えるようにする。
°１″レベルとなるので、第１図と第３図のトランジス
２へのゲート入力は第４図の出力Ｖｏｕｔを反転して与
えるようにする。
第６図、第７図、第８図は第１図、第２図、第３図の電
源ラインのスイッチング素子（トランジスタ）に並列に
抵抗２１或いは２１′、またはこれらの双方を並列接続
したものである。
源ラインのスイッチング素子（トランジスタ）に並列に
抵抗２１或いは２１′、またはこれらの双方を並列接続
したものである。
このようにすると、通常の動作時には抵抗及びトランジ
スタの並列回路を介してＣ’ＭＯ８回路に電源を供給し
、過渡動作時には電源ラインの抵抗で電力消費を低減さ
せるものである。
スタの並列回路を介してＣ’ＭＯ８回路に電源を供給し
、過渡動作時には電源ラインの抵抗で電力消費を低減さ
せるものである。
その他の構成及び作用は前実施例と同様であるから、対
応する個所には同一符号を付して説明を省略する。
応する個所には同一符号を付して説明を省略する。
以上説明した如く本発明によれば、ＣＭＯ８回路の電源
ラインにスイッチを介挿し、論理信号のレベル反転時の
過渡状態において前記スイッチ素子を遮断するようにし
たので、電力消費が大巾に低減できる。
ラインにスイッチを介挿し、論理信号のレベル反転時の
過渡状態において前記スイッチ素子を遮断するようにし
たので、電力消費が大巾に低減できる。
特に本発明は電子時計やポケット電卓など低消費電力化
の要求が強いＣＭＯ８集積回路に適用して犬なる効果を
奏し得るものである。
の要求が強いＣＭＯ８集積回路に適用して犬なる効果を
奏し得るものである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図、第３
図は本発明の異なる実施例の回路図、第４図は過渡状態
検出回路図、第５図は同回路の入出力特性図、第６図な
いし第８図は本発明の更に異なる実施例の回路図である
。 １・・・・・・ＣＭＯ３回路、２，３・・・・・・スイ
ッチ用ＭＯＳトランジスタ。
図は本発明の異なる実施例の回路図、第４図は過渡状態
検出回路図、第５図は同回路の入出力特性図、第６図な
いし第８図は本発明の更に異なる実施例の回路図である
。 １・・・・・・ＣＭＯ３回路、２，３・・・・・・スイ
ッチ用ＭＯＳトランジスタ。
Claims (1)
- １ 相補ＭＯ８回路の電源ライン介挿されるスイッチ素
子と、上記相補ＭＯ８回路における論理信号レベルの過
渡状態を検出する過渡状態検出回路とを備え、この過渡
状態検出回路によって上記相補ＭＯ８回路における論理
信号レベルの過渡状態を検出したときに、この過渡状態
検出回路の出力により上記スイッチ素子をオフして電源
の供給を遮断するように構成したことを特徴とする相補
ＭＯ３回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52103323A JPS5941609B2 (ja) | 1977-08-29 | 1977-08-29 | 相補ｍｏｓ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52103323A JPS5941609B2 (ja) | 1977-08-29 | 1977-08-29 | 相補ｍｏｓ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5437462A JPS5437462A (en) | 1979-03-19 |
| JPS5941609B2 true JPS5941609B2 (ja) | 1984-10-08 |
Family
ID=14350973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52103323A Expired JPS5941609B2 (ja) | 1977-08-29 | 1977-08-29 | 相補ｍｏｓ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941609B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9732616B2 (en) | 2011-01-17 | 2017-08-15 | Orcan Energy Ag | Lubrication of volumetrically operating expansion machines |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161876A (en) * | 1978-06-13 | 1979-12-21 | Nippon Telegr & Teleph Corp <Ntt> | Driving system for semiconductor integrated circuit |
| JPS5668030A (en) * | 1979-11-07 | 1981-06-08 | Nec Corp | Logic circuit |
| JPS5734270A (en) * | 1980-08-06 | 1982-02-24 | Nec Corp | Automatic bargaining system by id card |
| JPS60128592A (ja) * | 1983-12-16 | 1985-07-09 | グローリー工業株式会社 | 小切手カ−ドによる小切手流通システム及び小切手カ−ド発行装置 |
| JPS60167521A (ja) * | 1984-09-19 | 1985-08-30 | Nec Corp | 集積回路 |
| JPH0789366B2 (ja) * | 1986-08-28 | 1995-09-27 | 株式会社東芝 | 携帯可能記憶媒体処理装置 |
| JPS63284925A (ja) * | 1987-05-15 | 1988-11-22 | Nec Corp | 出力バッファ回路 |
| JPH0196792A (ja) * | 1987-10-08 | 1989-04-14 | Nippon T M I:Kk | 自動カード発行機 |
| EP0527015A2 (en) * | 1991-08-06 | 1993-02-10 | AT&T Corp. | Low power signaling using output impedance delay |
| TWI581404B (zh) * | 2012-08-10 | 2017-05-01 | 半導體能源研究所股份有限公司 | 半導體裝置以及該半導體裝置的驅動方法 |
-
1977
- 1977-08-29 JP JP52103323A patent/JPS5941609B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9732616B2 (en) | 2011-01-17 | 2017-08-15 | Orcan Energy Ag | Lubrication of volumetrically operating expansion machines |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5437462A (en) | 1979-03-19 |
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