JPS60262074A

JPS60262074A - 集積化論理回路装置

Info

Publication number: JPS60262074A
Application number: JP59118808A
Authority: JP
Inventors: Tadanobu Okuyama; 奥山　忠信
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-06-09
Filing date: 1984-06-09
Publication date: 1985-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野　□ 本発明は集積化（以下ＩＣと称す）論理演算処理に関し
、特に回路動作試験機能を有するＩＣ論理回路装置に関
する。゛従来技術ＩＣ化の高密度化に伴いＱ　■ｃ回回路素子長多数塔載
たＩＣパッケージの試験がますます複雑かつ困−となっ
ている。か＼るパツケー゛ジを最も簡単にテストする方
法として畝パッケージ試験装置を使用してパッケージの
入力端子から予め定められた論理データを入力し、パッ
ケージの出力端子から導出される論理データを読取って
これを正しいデータと比較する方法がある。

もし、このパッケージがフリップフロップ（ＦＦ）等の
記憶素子を全＜誉まない組合せ回路だけから構成される
場合には、ある論理入力に対するこのパッケージからの
論理出力は一義的に薙まるので、上述の方法を用いて、
このパッケージを試験するだめの試験データを作ること
及び試験を行うことも比較的容易にできる。

しかしながら、このパッケージの中に多くの記憶回路が
含まれる場合には、ある時点におけるパッケージからの
論理出力は、そのすぐ前の時点のパッケージへの論理入
力と一義的な関係を持たないため、上述のような方法を
用いてパッケージの良否をテストするための有効なテス
トデータを作ることは非常に難しい問題となってくる。

このような場合、パッケージの中の回路をメモリ作用を
持たない組合せ回路とメモリ作用をもつ順序回路とに分
類し、順序回路に含まれるすべてＯＦＦを必要に応じて
縦続に接続してシフトレジスタを構成し、これらＯＦＦ
の内容を自由に外部の試験装置にシフトアウトして読み
取り、また外部試験装置からのデータをシフトインして
ＦＦに設定することができるように構成し、これによっ
て一方ではこれらの順序回路の間にはさまれる組合せ回
路の動作を試験し、もう一方では上述のシフトイン、シ
フトアウトが正常に行われることで順序回路を確認し、
これらによりこのパッケージを試験するという方法が知
られている。この方法はパッケージ中の順序回路のすべ
てＯＦＦに上述のような機能を付加できれば有効に実施
されるが、これをパッケージ中に実装した高密度集積回
路中に含まれる順序回路にまで適用すると、試験対象が
大きくなり過ぎて試験データ作成に友人な時間を要する
ことになる。そのため、この方法も高密度集積回路を実
装したパッケージに適用することは実用的でないという
欠点を有している。

上記欠点を解決するために、ＬＳＩの入出カビ／に対応
したシフトレジスタをＬＳＩ内に実装し、パッケージ試
験時はＬＳＩ内の通常の論理回路の変わシに当該シフト
レジスタに入出力ピンを接続するように、入出力ピンと
この通常論理回路、シフトレジスタとの間に切替回路を
もうけてＬＳＩ内の通常論理回路をパッケージ試験の対
象から除外する方法も考えられている。この方法でも、
ＬＳＩをパッケージ実装後に試験できないという欠点を
有している。　１発明の目的本発明の目的は、パッケージテスト及びＬＳＩ内部テス
トを共に容易に行えるようにしたＩＣ論理回路装置を提
供することを目的とする。

本発明による論理回路ｉ置は、入出力端子と、この入力
端子に印加された入力信号が供給されて論理演算処理を
なしこの処理結果を出力端子へ導出する論理回路とを含
む集積化論理回路装置であって、入力端子及び出力端子
のうちの最大端子数と同数の記憶素子を縦続接続して構
成されるシフトレジスタと、第１の試験指示信号に応答
して、入力端子への入力信号を夫々シフトレジスタの対
応する記憶素子の入力へ供給すると共にこれ等記憶素子
の各出力を対応する出力端子へ夫々導出側、御する制御
手段と、第２の試験指示信号に応答して、記憶素子の各
出力を論理回路の対応入力へ供給すると共にこの論理回
路の各出力を、、記憶素子の対応入力へ夫々供給制御す
る制御手段とを含む構成となっている。

実施例以下に図面を用いて本発明の実施例について説明する。

第１図は本発明の実施例のブロック図であシ、本発明の
ＩＣ化論理回路装置（以下ＬＳＩと略す）■には、この
ＬＳＩの通常の論理処理機能を実現するためめ論理回路
２と、ＦＦＫより構成されるシフトレジスタと、ＬＳｌ
ｌの入力端子ＩＮＩ〜Ｉ　Ｎ　ｎと論理回路２及びシフ
トレジスタ３との間に設けられて信号授受の制御をなす
双方向性回路４と、、更にはＬ　Ｓ　、Ｉ　＝１の出力
端子０ＵＴ１〜０ＵＴｎと論理回路２及びシフトレジス
タ３との間に設けられて同じく信号授受の制御をなす他
の双方向性回路５とが設けられている。尚、本実施例で
は、入出力端子の両端子数が共に等しくｎ個（ｎは整数
）の場合につき便宜的に示しているが、これに限定され
るものではない。

従って、シフトレジスタ３を構成するＦＦの数はｎ個と
されるが、入出力端子数が異なる場合は、両者の数のう
ち最大の端子数と同数のＦＦの縦続接続によりシフトレ
ジスタ３は構成されることになる。

Ｔ、は第１のテスト指示端子であり、ＬＳｌｌの入力端
子ＩＮ１〜Ｉ　Ｎ　ｎへの入力信号をシフトレジスタ３
の入力端子１３ａ−１：〜１３ａ−ｎへ供給し、またこ
のシフトレジスタ３の出力端子１４ｃｍ１〜１４ｃｍｎ
の出力信号をＬＳＩＩの出力端子０ＵＴＩ〜０ＵＴｎへ
夫々導出するよう指令する信号が印加される。Ｔ２は第
２のテスト指示端子であり、シフトレジスタ３の各セッ
ト出力１３ａ−１〜１３ａ−ｎの信号を論理回路３へ供
給すると共に、この論理回路３の各出力信号１４ｂ−１
〜１４ｂ−ｎをシフトレジスタ３の各入力１４ａ−１〜
１４ａ　−”ｎへ夫々供給するよう指令する信号が印加
される。

ＬＳＩＩの端子Ａ７はクロック入力であｌ、Ａ２はＬＳ
ｌｌ内の回路２及び３に含まれるＦＦを縦続接続して通
常の論理に関係なくシフトレジスタとして動作せしめる
よう定義づけるためのシフトモー　−ド信号入力である
。また、Ａ３及びＡ４は、Ａ２の信号により定義づけら
れたシフトレジスタのシフトイン及びシフトアウト信号
である。論理回路２とシフトレジスタ３との間の信号ａ
１〜ａ４は、ＡＩ〜Ａ４の各信号に対応したＬ’ＳＩ内
部信号を夫々示している。

第２図及び第３図は第１図のブロックの双方向性回路４
及び５の具体例回路図であり、４１，４３゜４５、・・
・等の奇数符号は、第１のテスト指示信号の論理０でハ
イインピーダンス出力となる反転ゲート回路であり、４
２，４４，４６．・・・等の偶数符号はインバータであ
る。５１，５４，５７．・・・はインバータであり、５
２　、５３　、５５　、５６　、５８．５９　、・・・
は第２のテスト指令信号の論理０及び１にてハイインピ
ーダンス出力となる反転ゲート回路である。

第４図はシフトレジスタ３の具体例であり、第５図は第
４図のシフトレジスタを構成するＦＦ３１〜３ｎの具体
的回路例であってゲートとＦＦ素子とにより構成されて
いる。第１図〜第５図の各信号（端子）の符号は同等の
ものは同一として示されている。

を通常動作時は、両テスト指示信号Ｔ、、Ｔ２　は共に論
理０となっており、よって双方向性回路４の各反転ゲー
ト４１　、４３　、４５　、・・・等はすべてその出力
がハイインピーダンスとなっている。従って、入力ＩＮ
Ｉ〜ＩＮｎの信号は対応するインバータを介して１３ｂ
−１〜１３ｂ−ｎとなって論理回路２の対応する入力へ
印加される。一方、双方向性回路５の反転ゲー）　５３
，５６，５９．・・・がすべてハイインピーダンス出力
となっているので、論理回路２の出力１４ｂ−１〜１４
ｂ−ｎが対応するインバータを介してＬＳｌｌの出力０
ＵＴ１〜０ＵＴｎへ夫々導出すれる。これにより、通常
の論理動作が行われることになる。

いま、このＬＳｌｌをパッケージに実装した場合を想定
してみると、入力端子ＩＮＩ〜ＩＮｎけパッケージ内の
他の論理回路に接続され、パッケージとしての通常の論
理機能を実現する。第１のテスト指示信号が論理１とな
ると、第３図において反転ゲート５３　、５６．５９　
、・・・の入力信号１４ｃｍ１〜１４ｃｍｎが出力端子
０ＵＴ１〜０ＵＴｎに極性を変えて出力される。なぜな
ら反転ゲート５２，５５，５８゜・・の出力はハイイン
ピーダンスとなっているからである。一方、信号１４０
−１〜１４ｃｍｎは第４図のシフトレジスタの各ビット
に接続されており、このシフトレジスタにデータを設定
することで、本ＬＳ１１の出力端子金てに所望のデータ
を設定することができる。

また、第１のテスト指示信号が論理１であることによシ
、第４図のシフトレジスタの入力信号１３ｂ−１〜１３
ｂ−ｎが選択されてシフトレジスタに入力端子恥、ＩＮ
ｎのデータがセットできる。

セットする場合は、第５図においてＣ入力、つまりクロ
ックをスイッチングさせることによｆｉＦＦに入力デー
タ５０１のデータがセットされる。一方、シフトレジス
タとして使用する場合は、ＳＦ倍信号まりシフトモード
信号を論理工することにより、Ｄ３人力がＦＦにセット
できる。つまり、第４図で判るようにＤ３人力はＦＦ３
１〜３ｎを従属接続するためのもので、クロックをスイ
ッチングさせることにより回路３をシフトレジスタとし
て動作させることができる。

第１図において、入力端子Ａ２を論理１つまり、本ＬＳ
Ｉ全体をシフトモードにすると、回路２゜回路３がシフ
トモードとなり、入力端子Ａ３から与えられるデータが
シフトされ、回路２９回路３内のフリップフロップに所
望のデータをセットできる。また、出力端子Ａ４から回
路２２回路３内のフリップフロップのデータを出力する
ことができる。

従って、回路３内のシフトレジスタのデータを出力端子
んで取り出すことができ、またシフトレジスタに入力端
子Ａ３から所望のデータを自由に設定できる。

上記の理由により、本ＬＳ、Ｉの通常論理回路２の内容
に関係なく、入力端子ＩＮ１〜ＩＮｎにパッケージ内の
他の回路から接続され設定されたデータをシフトレジス
タにセットでき、又、出力端子０ＵＴ１〜０ＵＴｎにシ
フトレジスタの内容を出力できる為、ＬＳＩの論理に関
係なく、パッケージの試験が可能となる。

ゝ　−カ、２、ッヶー、にカ、えよア□８□１論理回路
２の試験を行う場合は、第２のテスト指示信号Ｔ２を論
理１にすればパッケージ内のＬＳＩ外の論理に関係なく
試験が可能となる。すなわち、とあ状態では第２図にお
いて反転ゲート４１　、４３　。

４５・・・はオンとなるからその出力には信号１３ａ−
１〜１３ａ−ｎの極性反転信号が印加される。この場合
、入力端子ＩＮＩ〜ＩＮｎに接続されるパッケージ内の
回路は当然双方向性回路であり、テスト指示端子Ｔ２に
印加される信号により、該回路の出力はハイインピーダ
ンスにされる。

従って、シフトレジスタ３にセットしたデータを通常論
理回路２へ信号１３ｂ−１〜１３ｂ−ｎを経由して印加
できる。又該回路２の出力１４ｂ−１〜１４ｂ−ｎは、
第３図において反転ゲート５２，５５．５８゜・・・を
介して極性反転信号が出力され、該信号がインバータ５
１，５４，５７．・・・を通して、第４図の信号１４ａ
−１〜１４ａ−ｎに印加されてシフトレジスタ３１〜３
　ｎ　Ｋ　Ｄ＋を通してセットされる。このようにシフ
トレジスタにＬＳＩの入力へ印加するデ〜りをセットし
、ＬＳＩの出力信号を次のクロックで’／７）ヮ□にヤ
ツ、オゎイ、。わ。、。ヵ、　！結果を取り出すことが
できるため、ＬＳＩをパッケージ実装のまま試験できる
こととなる。

尚、入力信号Ａ１〜Ａ４は通常のＬＳＩでは近年必らず
設定されており、ＬＳＩの入出力端子を増加することに
はならない。また、テスト指示端子Ｔ、　、　Ｔ２は本
画では追加端子であるが、テスト指示をＬＳＩ内部ＯＦ
Ｆを用いて行えば入力端子の増加を招来しないことにな
る。

紙上の如く、本発明によれば、ＬＳＩ内部テスト及びＬ
ＳＩ実装のパッケージテストが容易に可能となる利点が
ある。

、４、図面の簡単な説明第１図は本発明の実施例のブロシク図、第２図〜第４図
は第１図のブロックの各部回路の具体例を夫々示す図、
第５図は第４図のシフトレジスタＯＦＦの具体回路を示
す図である。

主要部分の符号の説明１・・・ＬＳＩ　２・・・論理回路３・・・シフトレジスタ４．５・・・双方向性回路

Claims

【特許請求の範囲】

入出力端子と、この入力端子に印加された入力信号が供
給されて論理演算処理をなしこの処理結果を前記出力端
子へ導出する論理回路とを含む集積化論理回路装置であ
って、前記入力端子及び出力端子のうちの最大端子数と
同数の記憶素子を縦続接続して構成されるシフトレジス
タと、第１の試験指示信号に応答して、前記入力端子へ
の入力信号を夫々前記シフトレジスタの対応する記憶素
子の入力へ供給すると共にこれ等記憶素子の各出力を対
応する前記出力端子へ夫々導出制御する制御手段と、第
２の試験指示信号に応答して、前記記憶素子の各出力を
前記論理回路の対応入力へ供給すると共にこの論理回路
の各出力を前記記憶素子の対応入力へ夫々供給制御する
制御手段とを含むことを特徴とする集積化論理回路装置
。