JPS62117038A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS62117038A JPS62117038A JP25727985A JP25727985A JPS62117038A JP S62117038 A JPS62117038 A JP S62117038A JP 25727985 A JP25727985 A JP 25727985A JP 25727985 A JP25727985 A JP 25727985A JP S62117038 A JPS62117038 A JP S62117038A
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- JP
- Japan
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- instruction
- address
- microprogram
- cycle
- control device
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプログラム制御装置に関し、マイク
ロプログラム（以下μプログラムと記す）ＲＯＭのアド
レス指定を逐次アドレス指定方式で行う場合、μプログ
ラムＲＯＭからの逐次アドレスを命令サイクル値のみ変
換することにより、このアドレス指定方式の簡略化を図
ったものである。
ロプログラム（以下μプログラムと記す）ＲＯＭのアド
レス指定を逐次アドレス指定方式で行う場合、μプログ
ラムＲＯＭからの逐次アドレスを命令サイクル値のみ変
換することにより、このアドレス指定方式の簡略化を図
ったものである。
第３図は、例えばエレクトロニクス（ｇ１６ｃＬｒｏ−
ｎｉｃｓ） １９８１年１月２７日号、 Ｐ２Ｏ３〜Ｐ
ＩＬＬに記載された従来の逐次アドレス指定方式を使っ
たマイクロコンビエータによるマイクロプログラム制御
のブロック図である。このマイクロプロセッサは８ビツ
トマイクロコンピユータである。図において、１は８ビ
ツトデータバス、２は命令レジスタ、３は命令レジスタ
２の内容をマルチプレクサ及びアドレスデコーダ５に送
るアドレス信号線、８はμプログラムＲＯＭ１２への８
ビツト信号線、１１はμプログラムＲＯＭ１２から出力
された次サイクルのμプログラムＲＯＭ１２の逐次アド
レス（８ビツト）信号、１３はデータバス部２５とｐプ
ログラムＲＯＭ１２間の制御線（４３ビツト）、２６は
マルチプレクサ５に対するセレクタ信号線である。
ｎｉｃｓ） １９８１年１月２７日号、 Ｐ２Ｏ３〜Ｐ
ＩＬＬに記載された従来の逐次アドレス指定方式を使っ
たマイクロコンビエータによるマイクロプログラム制御
のブロック図である。このマイクロプロセッサは８ビツ
トマイクロコンピユータである。図において、１は８ビ
ツトデータバス、２は命令レジスタ、３は命令レジスタ
２の内容をマルチプレクサ及びアドレスデコーダ５に送
るアドレス信号線、８はμプログラムＲＯＭ１２への８
ビツト信号線、１１はμプログラムＲＯＭ１２から出力
された次サイクルのμプログラムＲＯＭ１２の逐次アド
レス（８ビツト）信号、１３はデータバス部２５とｐプ
ログラムＲＯＭ１２間の制御線（４３ビツト）、２６は
マルチプレクサ５に対するセレクタ信号線である。
第４図に第３図のμプログラム制御におけるタイミング
チャートを示す。この第４図中でΦはシステムクロンク
、ＩＦはデータバス１から命令レジスタ２へ命令コード
を取り込むための命令フェッチ信号、ＩＲは命令レジス
タ２の内容であり、ＩＰによりデータバス１から取り込
んだオペレーションコードが記憶されている。 ＭＤＩ
はμプログラムＲＯＭアドレスで８ビツト幅である。５
ｌ−Ｓ３はデータバス部２５の制御線１３をコントロー
ルするためのμプログラムＲＯＭ１２の出力である。
チャートを示す。この第４図中でΦはシステムクロンク
、ＩＦはデータバス１から命令レジスタ２へ命令コード
を取り込むための命令フェッチ信号、ＩＲは命令レジス
タ２の内容であり、ＩＰによりデータバス１から取り込
んだオペレーションコードが記憶されている。 ＭＤＩ
はμプログラムＲＯＭアドレスで８ビツト幅である。５
ｌ−Ｓ３はデータバス部２５の制御線１３をコントロー
ルするためのμプログラムＲＯＭ１２の出力である。
次に第３図及び第４図によりこのμプログラム制御の動
作について説明する。第４図のタイミングチャートは第
３図のマイクロプログラム制御で、１つの命令（４サイ
クル命令）を実行した時のものである。命令コードがＡ
Ａｈ（以下りは１６進表記を示す）という仮の命令につ
いて説明する。
作について説明する。第４図のタイミングチャートは第
３図のマイクロプログラム制御で、１つの命令（４サイ
クル命令）を実行した時のものである。命令コードがＡ
Ａｈ（以下りは１６進表記を示す）という仮の命令につ
いて説明する。
第４図において、ＩＰ（６号が“Ｈ”の時、命令レジス
タ２にデータバスｌからの命令コード８ビツトが取り込
まれる。この次のサイクルで、μプログラムＲＯＭ１２
からのマイクロコードの一部である逐次アドレス８ビッ
ト指定用信号線１１からの出力は、同じマイクロコード
の一部であるマルチプレクサ及びアドレスデコーダ５に
対してコントロールしているセレクタ信号線２６によっ
てマルチプレクサ５には取り込まれない、この場合、命
令レジスタ２の内容、つまり命令コードの８ビツトが、
マルチプレクサ５を通してμプログラムＲＯＭ１２のア
ドレス（第４図ではＡＡｈ）とな、す、マイクロコード
に従ってデータバス部２５に対し制御信号を出力する。
タ２にデータバスｌからの命令コード８ビツトが取り込
まれる。この次のサイクルで、μプログラムＲＯＭ１２
からのマイクロコードの一部である逐次アドレス８ビッ
ト指定用信号線１１からの出力は、同じマイクロコード
の一部であるマルチプレクサ及びアドレスデコーダ５に
対してコントロールしているセレクタ信号線２６によっ
てマルチプレクサ５には取り込まれない、この場合、命
令レジスタ２の内容、つまり命令コードの８ビツトが、
マルチプレクサ５を通してμプログラムＲＯＭ１２のア
ドレス（第４図ではＡＡｈ）とな、す、マイクロコード
に従ってデータバス部２５に対し制御信号を出力する。
次の２サイクル目のμプログラムＲＯＭ１２に対するア
ドレスは、セレクタ信号２６によりマルチプレクサ５人
力を切り換えることにより前号イクルのμプログラムＲ
ＯＭ１２からの逐次アドレス８ビツトが入力される。こ
の方式により逐次アドレスはランダムな値を出力するこ
とができる。
ドレスは、セレクタ信号２６によりマルチプレクサ５人
力を切り換えることにより前号イクルのμプログラムＲ
ＯＭ１２からの逐次アドレス８ビツトが入力される。こ
の方式により逐次アドレスはランダムな値を出力するこ
とができる。
以降のサイクルは、この命令が終了するまでμプログラ
ムＲＯＭ１２のアドレスとしては前サイクルで出力され
たアドレスを入力して順次コントロールして行く。第４
図では、ＭＤＩは１サイクル目か、ら順にＡ Ａ ｈ
−Ａ ３ ｈ−Ｂ ４ ｈ−→Ｃ５ｈと出力可能である
。
ムＲＯＭ１２のアドレスとしては前サイクルで出力され
たアドレスを入力して順次コントロールして行く。第４
図では、ＭＤＩは１サイクル目か、ら順にＡ Ａ ｈ
−Ａ ３ ｈ−Ｂ ４ ｈ−→Ｃ５ｈと出力可能である
。
このような従来の逐次アドレス指定方式では、命令コー
ドのビット幅が８ビツトクラスの場合、ＣＰＵをコント
ロールする制御パターン（制御線４３ビツト）が２５６
通り以上になった時、コントロール不可能となる。
ドのビット幅が８ビツトクラスの場合、ＣＰＵをコント
ロールする制御パターン（制御線４３ビツト）が２５６
通り以上になった時、コントロール不可能となる。
そこで命令コードのビット幅が８ビツト以上のビット幅
を持つマイクロコントローラ及びマイクロプロセッサ、
例えば１６ビツト幅の命令コードを考慮した場合、μプ
ログラムＲＯＭ１２に対して第３図の従来の方法と同様
に逐次アドレスを１６ビツト幅にしたアクセス方式を実
現することは、非常に効率が悪い。またこの場合、デー
タバス部２５をコントロールする制御パターンも２１６
通りの逐次アドレスが出力可能であるが、このような方
式は現実的でない、さらにマイクロコントローラあるい
はマイクロプロセッサにおいて命令コードは、例えば演
算命令、転送命令、ジャンプ命令等の命令タイプ指定用
ビット、アドレシングモード指定ビット等から構成され
ている種類のものが多いが、特に、命令コード幅が１６
ビツトクラスになると、命令タイプとアドレシングモー
ドが非常に多く、従来の逐次アドレス指定方式では、十
分なパフォーマンスは達成されない。
を持つマイクロコントローラ及びマイクロプロセッサ、
例えば１６ビツト幅の命令コードを考慮した場合、μプ
ログラムＲＯＭ１２に対して第３図の従来の方法と同様
に逐次アドレスを１６ビツト幅にしたアクセス方式を実
現することは、非常に効率が悪い。またこの場合、デー
タバス部２５をコントロールする制御パターンも２１６
通りの逐次アドレスが出力可能であるが、このような方
式は現実的でない、さらにマイクロコントローラあるい
はマイクロプロセッサにおいて命令コードは、例えば演
算命令、転送命令、ジャンプ命令等の命令タイプ指定用
ビット、アドレシングモード指定ビット等から構成され
ている種類のものが多いが、特に、命令コード幅が１６
ビツトクラスになると、命令タイプとアドレシングモー
ドが非常に多く、従来の逐次アドレス指定方式では、十
分なパフォーマンスは達成されない。
この発明は、上記のような問題点を解消するためになさ
れたもので、μプログラムＲＯＭのアドレスを３つの成
分に分類し、命令実行サイクル値の指定のみを逐次アド
レス指定方式でアクセスして、命令コードのビット数が
増加してデータバスのコントロール数（制御パターン数
）が増えても、集積回路上でシンプルにμプログラムＲ
ＯＭの逐次アドレスを指定できるマイクロプログラム制
御装置を得ることを目的とする。
れたもので、μプログラムＲＯＭのアドレスを３つの成
分に分類し、命令実行サイクル値の指定のみを逐次アド
レス指定方式でアクセスして、命令コードのビット数が
増加してデータバスのコントロール数（制御パターン数
）が増えても、集積回路上でシンプルにμプログラムＲ
ＯＭの逐次アドレスを指定できるマイクロプログラム制
御装置を得ることを目的とする。
この発明に係るμプログラム制御装置は、μプログラム
ＲＯＭのアドレス入力を、３つのアドレス成分、即ち、
命令レジスタ内にある命令コードから決定され、命令実
行中ば固定である命令タイプ及びアドレシングモードと
、μプログラムＲＯＭからクロ７り順に逐次出力される
命令サイクル値とにより構成し、上記命令サイクル値を
逐次アドレス指定によってμプログラムＲＯＭをアクセ
スするようにしたものである。
ＲＯＭのアドレス入力を、３つのアドレス成分、即ち、
命令レジスタ内にある命令コードから決定され、命令実
行中ば固定である命令タイプ及びアドレシングモードと
、μプログラムＲＯＭからクロ７り順に逐次出力される
命令サイクル値とにより構成し、上記命令サイクル値を
逐次アドレス指定によってμプログラムＲＯＭをアクセ
スするようにしたものである。
この発明においては、μプログラム、ＲＯＭからの逐次
アドレス指定を命令サイクル値めみに限定しているから
、命令コードのビット数が増加したマイクロコンピュー
タ等における逐次アドレス指定方式においても非常に効
率が良く、しかも十分なパフォーマンスが達成できる。
アドレス指定を命令サイクル値めみに限定しているから
、命令コードのビット数が増加したマイクロコンピュー
タ等における逐次アドレス指定方式においても非常に効
率が良く、しかも十分なパフォーマンスが達成できる。
以下、本発明の一実施例を図について説明する。
第１図において、１はデータバス、２は命令レジスタ、
１２はμプログラムＲＯＭ、５．６は命令レジスタ２内
の命令コードを入力し、μプログラムＲＯＭ１２に対す
るアドレスを発生する第１゜第２のアドレスデコーダ、
１７〜２０はｐプログラムＲＯＭ１２出力のマイクロコ
ードをデータバス部２５上にある各制御ビットに対して
デコードするための回路（以下ナノプログラムメモリ：
ｎＲＯＭと記す）、２１〜２４はｎＲＯＭからデータバ
ス部２５への出力信号線、１３〜１６はμプログラムＲ
ＯＭ１２からｎＲＯＭ１７〜２０への出力信号線、７は
μプログラムＲＯＭ１２の出力から命令のサイクル値を
指定する逐次アドレス指定用のデコーダである。
１２はμプログラムＲＯＭ、５．６は命令レジスタ２内
の命令コードを入力し、μプログラムＲＯＭ１２に対す
るアドレスを発生する第１゜第２のアドレスデコーダ、
１７〜２０はｐプログラムＲＯＭ１２出力のマイクロコ
ードをデータバス部２５上にある各制御ビットに対して
デコードするための回路（以下ナノプログラムメモリ：
ｎＲＯＭと記す）、２１〜２４はｎＲＯＭからデータバ
ス部２５への出力信号線、１３〜１６はμプログラムＲ
ＯＭ１２からｎＲＯＭ１７〜２０への出力信号線、７は
μプログラムＲＯＭ１２の出力から命令のサイクル値を
指定する逐次アドレス指定用のデコーダである。
さらに１１はμプログラムＲＯＭ１２からの逐次アドレ
ス信号線、８〜１０はアドレスデコーダ５〜７からμプ
ログラムＲＯＭ１２へのアドレス出力線（４０１０，八
０２０． ＡＤ３０）である。本実施例ではアドレスデ
コーダ７により逐次アドレス措定を行う。また、４は命
令レジスタ２からｎＲＯＭ１７〜２０に対し命令コード
を送るための信号線である。
ス信号線、８〜１０はアドレスデコーダ５〜７からμプ
ログラムＲＯＭ１２へのアドレス出力線（４０１０，八
０２０． ＡＤ３０）である。本実施例ではアドレスデ
コーダ７により逐次アドレス措定を行う。また、４は命
令レジスタ２からｎＲＯＭ１７〜２０に対し命令コード
を送るための信号線である。
次にこのμプログラム制御の動作について説明する。第
２図は第１図のμプログラム制御である１つの命令（４
サイクル命令）を実行した時のタイミングチャートを示
したものである。命令コードがＡＡＡＡｈという仮の命
令について説明する。
２図は第１図のμプログラム制御である１つの命令（４
サイクル命令）を実行した時のタイミングチャートを示
したものである。命令コードがＡＡＡＡｈという仮の命
令について説明する。
第２図において、ＩＦ倍信号“Ｈ″の時、命令レジスタ
２にデータバスｌからの命令コード１６ビツトが取り込
まれる。この次のサイクルで、アドレスデコーダ５．６
により命令レジスタ２に取り込んだ命令コードから命令
タイプとアドレシングモードに関係する成分を分離し、
μプログラムＲＯＭ１２のアドレスとする。第２図では
１サイクル目からの出力が例えばＡＯｈとＢＯｈとする
。
２にデータバスｌからの命令コード１６ビツトが取り込
まれる。この次のサイクルで、アドレスデコーダ５．６
により命令レジスタ２に取り込んだ命令コードから命令
タイプとアドレシングモードに関係する成分を分離し、
μプログラムＲＯＭ１２のアドレスとする。第２図では
１サイクル目からの出力が例えばＡＯｈとＢＯｈとする
。
この値は、その命令が完了するまで保持されている。１
ザイクル目のアドレスデコーダ７は、常に命令がスター
トするサイクル値（第２図では１ｈである）にセット可
能なようにμプログラムＲＯＭ１２からマイクロコード
を取り込んでおく。
ザイクル目のアドレスデコーダ７は、常に命令がスター
トするサイクル値（第２図では１ｈである）にセット可
能なようにμプログラムＲＯＭ１２からマイクロコード
を取り込んでおく。
次サイクル以降、即ち２．３．４サイクル目は、この後
順にμプログラムＲＯＭ１２の一部から逐次アドレスと
して出力する。第２図では、例えば３ｈ→５ｈ→６ｈで
ある。各サイクル毎にμプログラムＲＯＭ１２からの出
力はｎＲＯＭ１７〜２０に送られ、命令レジスタ２の一
部の命令コードと組み合わせてデータバス部２５に対し
て制御信号を出力する。
順にμプログラムＲＯＭ１２の一部から逐次アドレスと
して出力する。第２図では、例えば３ｈ→５ｈ→６ｈで
ある。各サイクル毎にμプログラムＲＯＭ１２からの出
力はｎＲＯＭ１７〜２０に送られ、命令レジスタ２の一
部の命令コードと組み合わせてデータバス部２５に対し
て制御信号を出力する。
このような本実施例では、μプログラムＲＯＭ１２から
の逐次アドレスを命令サイクルのみに限定しているので
、命令コードのビット数の増加したマイクロコンピュー
タ及びマイクロコントローラにおける逐次アドレス指定
方式においても、これらを集積回路上に実現する場合、
逐次アドレスを指定するμプログラムＲＯＭ内のマイク
ロコードを節約できる。さらにマイクロコードを作成す
る時、アドレス成分を命令タイプとアドレシングモード
、及び命令サイクル値に分離して行え、非常に効率の良
い開発が可能となる。
の逐次アドレスを命令サイクルのみに限定しているので
、命令コードのビット数の増加したマイクロコンピュー
タ及びマイクロコントローラにおける逐次アドレス指定
方式においても、これらを集積回路上に実現する場合、
逐次アドレスを指定するμプログラムＲＯＭ内のマイク
ロコードを節約できる。さらにマイクロコードを作成す
る時、アドレス成分を命令タイプとアドレシングモード
、及び命令サイクル値に分離して行え、非常に効率の良
い開発が可能となる。
以上のように、この発明によれば、μプログラムＲＯＭ
のアドレス入力を命令タイプ、アドレシングモード、及
び命令サイクル値の各成分に分離し、μプログラムＲＯ
Ｍからの逐次アドレス指定を命令サイクルのみに限定し
、他の命令タイプとアドレシングモードの２つのアドレ
ス成分は命令実行中保持するようにしたので、命令コー
ドのビット数の増加したマイクロコンピュータ及びマイ
クロコントローラにおける逐次アドレス指定方式におい
ても、集積回路上に実現する場合、逐次アドレスを指定
するμプログラムＲＯＭ内のマイクロコードを節約でき
、かつマイクロコードを作成する時アドレス成分が命令
タイプとアドレシングモード及び命令サイクル値に分離
して行えるので、非常に効率の良い開発が可能となる効
果がある。
のアドレス入力を命令タイプ、アドレシングモード、及
び命令サイクル値の各成分に分離し、μプログラムＲＯ
Ｍからの逐次アドレス指定を命令サイクルのみに限定し
、他の命令タイプとアドレシングモードの２つのアドレ
ス成分は命令実行中保持するようにしたので、命令コー
ドのビット数の増加したマイクロコンピュータ及びマイ
クロコントローラにおける逐次アドレス指定方式におい
ても、集積回路上に実現する場合、逐次アドレスを指定
するμプログラムＲＯＭ内のマイクロコードを節約でき
、かつマイクロコードを作成する時アドレス成分が命令
タイプとアドレシングモード及び命令サイクル値に分離
して行えるので、非常に効率の良い開発が可能となる効
果がある。
第１図はこの発明の一実施例によるμプログラム制御（
逐次アドレス方式）装置のブロック図、第２図はその動
作を説明するためのタイミングチャート図、第３図は従
来のμプログラム制！ＩＩ（逐次アドレス方式）のブロ
ック図、第４図はその動作を説明するためのタイミング
チャート図である。 １・・・データバス、２・・・命令レジスタ、５，６゜
７・・・アドレスデコーダ、１２・・・μプログラムＲ
ＯＭ、１７〜２０・・・ｎＲＯＭ、２５ ・・・データ
バス部。 なお図中同一符号は同−又は相当部分を示す。
逐次アドレス方式）装置のブロック図、第２図はその動
作を説明するためのタイミングチャート図、第３図は従
来のμプログラム制！ＩＩ（逐次アドレス方式）のブロ
ック図、第４図はその動作を説明するためのタイミング
チャート図である。 １・・・データバス、２・・・命令レジスタ、５，６゜
７・・・アドレスデコーダ、１２・・・μプログラムＲ
ＯＭ、１７〜２０・・・ｎＲＯＭ、２５ ・・・データ
バス部。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）マイクロプログラム制御でコントロールする計算
機で、マイクロプログラム方式によりマイクロプログラ
ムメモリに蓄えられたマイクロコードを使用してＣＰＵ
内にあるデータバス部を制御する制御装置において、 データバスから命令コードを取り込みそれを記憶する命
令レジスタを備え、 この命令レジスタから上記マイクロプログラムメモリを
アクセスするアドレスを発生する回路として、上記命令
レジスタの命令コードの特定ビットから命令タイプをデ
コードする第１のアドレスデコーダと、上記命令コード
の他の特定ビットから命令のアドレシングモードをデコ
ードする第２のアドレスデコーダとを有し、 さらに上記アドレスを発生する回路として上記マイクロ
プログラムメモリに対して命令の各サイクル毎にアクセ
スするタイミングを指定するための第３のアドレスデコ
ーダを備えたことを特徴とするマイクロプログラム制御
装置。 - （２）上記３つのアドレスデコーダからのアドレス指定
により上記マイクロプログラムメモリから読み出される
マイクロコードと上記命令レジスタの命令コードの一部
のビットの組み合わせからなるマイクロコードをデコー
ドして上記データバス部の各ブロックをコントロールす
るデコード手段を備えたことを特徴とする特許請求の範
囲第１項記載のマイクロプログラム制御装置。 - （３）上記マイクロプログラムメモリに対して命令の各
サイクル毎にアクセスする方式が、前サイクルのマイク
ロプログラムメモリ出力の一部が次サイクルでのアドレ
ス成分の一部を構成する逐次アドレス指定方式であるこ
とを特徴とする特許請求の範囲第１項又は第２項記載の
マイクロプログラム制御装置。 - （４）本制御装置の各回路は半導体集積回路上で構成さ
れていることを特徴とする特許請求の範囲第１項ないし
第３項のいずれかに記載のマイクロプログラム制御装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25727985A JPS62117038A (ja) | 1985-11-15 | 1985-11-15 | マイクロプログラム制御装置 |
| CA000522823A CA1270572A (en) | 1985-11-15 | 1986-11-13 | Microprogram control device |
| GB8627257A GB2184578B (en) | 1985-11-15 | 1986-11-14 | Microprogram control device |
| US08/062,183 US5454088A (en) | 1985-11-15 | 1993-05-17 | Microprogram control device for controlling data path section including designation of instruction cycle values |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25727985A JPS62117038A (ja) | 1985-11-15 | 1985-11-15 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117038A true JPS62117038A (ja) | 1987-05-28 |
Family
ID=17304166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25727985A Pending JPS62117038A (ja) | 1985-11-15 | 1985-11-15 | マイクロプログラム制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS62117038A (ja) |
| CA (1) | CA1270572A (ja) |
| GB (1) | GB2184578B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3788877T2 (de) * | 1987-03-24 | 1994-06-23 | Insignia Solutions Ltd | Einrichtung zur software-emulation. |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531432A (en) * | 1976-06-28 | 1978-01-09 | Nec Corp | Information processing unit |
| JPS57168345A (en) * | 1981-04-09 | 1982-10-16 | Hitachi Ltd | Data processing device |
| JPS59220842A (ja) * | 1983-05-27 | 1984-12-12 | Nec Corp | デ−タ処理装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2099618B (en) * | 1981-06-02 | 1985-07-03 | Tektronix Inc | Algorithmic word generator |
| IT1153668B (it) * | 1982-11-24 | 1987-01-14 | Honeywell Inf Systems | Organizzazione di memoria di controllo |
| NL8205076A (nl) * | 1982-12-31 | 1984-07-16 | Philips Nv | Data processor eenheid voorzien van een stuurgedeelte welk een adresgenerator bevat voor het genereren van adressen welke uit karakteristieke adresdelen zijn samengesteld. |
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
-
1985
- 1985-11-15 JP JP25727985A patent/JPS62117038A/ja active Pending
-
1986
- 1986-11-13 CA CA000522823A patent/CA1270572A/en not_active Expired - Lifetime
- 1986-11-14 GB GB8627257A patent/GB2184578B/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531432A (en) * | 1976-06-28 | 1978-01-09 | Nec Corp | Information processing unit |
| JPS57168345A (en) * | 1981-04-09 | 1982-10-16 | Hitachi Ltd | Data processing device |
| JPS59220842A (ja) * | 1983-05-27 | 1984-12-12 | Nec Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2184578A (en) | 1987-06-24 |
| GB8627257D0 (en) | 1986-12-17 |
| GB2184578B (en) | 1989-10-04 |
| CA1270572A (en) | 1990-06-19 |
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