JPS61194534A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS61194534A JPS61194534A JP3382285A JP3382285A JPS61194534A JP S61194534 A JPS61194534 A JP S61194534A JP 3382285 A JP3382285 A JP 3382285A JP 3382285 A JP3382285 A JP 3382285A JP S61194534 A JPS61194534 A JP S61194534A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- program
- value
- output signal
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、マイクロプロセッサに関し、特にその制御方
式に関する。
式に関する。
（従来技術）
近年ＬＳＩ技術の発展にともない１つの情報処理装置に
多くのマイクロプロセッサが使用されるようになった。
多くのマイクロプロセッサが使用されるようになった。
特にかってはワイヤードロジックで組んでいた論理をマ
イクロプロクラム制御に置き換えハード量を削減すると
、ともにプログラムを変更することで幅広く多種の制御
が行えるようになった。
イクロプロクラム制御に置き換えハード量を削減すると
、ともにプログラムを変更することで幅広く多種の制御
が行えるようになった。
しかし従来、情報処理装置に使用されているマイクロプ
ログラムはフェッチ及び命令実行回路が１対しかなく、
命令実行時間が長いとマイクロ命令フェッチ関連回路が
動作していない時間帯が存在し、ハードウェアの動作効
率が低くなるという欠点がある。
ログラムはフェッチ及び命令実行回路が１対しかなく、
命令実行時間が長いとマイクロ命令フェッチ関連回路が
動作していない時間帯が存在し、ハードウェアの動作効
率が低くなるという欠点がある。
又、制御プログラムでは１つのマイクロプロセッサが２
つ以上の独立した処理を扱うことが多いが、これは割込
技術によって処理されているものの、マイクロ命令の実
行時間が長いとタイムリーに処理出来ない場合がある。
つ以上の独立した処理を扱うことが多いが、これは割込
技術によって処理されているものの、マイクロ命令の実
行時間が長いとタイムリーに処理出来ない場合がある。
このような場合、個別に処理を行わせるようにマイクロ
プロセッサを追加すれば良いのだが、その分ハード量が
増大してしまう欠点がある。
プロセッサを追加すれば良いのだが、その分ハード量が
増大してしまう欠点がある。
（発明の目的）
本発明の目的は従来のマイクロプロセッサにおける欠点
を除去すると共にサイクルタイムの時分割化と論理回路
の共通化によシ、より少ないノ１−ド量で、まったく別
個に２つのプログラム管理が出来るマイクロプロセッサ
を提供することにある。
を除去すると共にサイクルタイムの時分割化と論理回路
の共通化によシ、より少ないノ１−ド量で、まったく別
個に２つのプログラム管理が出来るマイクロプロセッサ
を提供することにある。
（発明の構成）
本発明によれば、命令格納メモリより供給されるマイク
ロ命令の読出しから実行までの動作を、読出動作と実行
動作に分けそれぞれがクロックに同期して行われるマイ
クロプロセッサにおいて、前記マイクロ命令を前記クロ
ックに同期して取込む命令レジスタと、前記クロックに
より２つの状態を交互を示す信号を供給する状態制御回
路と、次に読出すべき命令のアドレスを格納している第
１及び第２のプログラムカウンタと、該プログラムカウ
ンタの出力信号を前記状態制御回路・８の出力信号によ
シ単−選択し、命令格納メモリへ供給す６第１選択回路
と、前記プログラムカウンタの出力信号を前記状態制御
回路の出力信号により単一選択出力する第２選択回路と
、該第２選択回路の出力信号と実行中の命令によシ次の
命令のフェッチアドレスを算出し、前記プログラムカウ
ンタに供給する加算器と、前記第１及び第２プログラム
カウンタに対応する第１′及び第２レジスタ群と、該第
１及び第２レジスタ群め出力信号を前記状態制御回路の
出力信号に応じて単一選択出力する第３及び第４の選択
回路と、該第３及び第４の選択回路の出力信号を入力と
してマイクロ命令に従い演算を行い結果を前記第１及び
第２のレジスタ詳に供給する演算器とを含み、第１の選
択回路が第１のプログラムカウントの値を出力して喬令
を７エッチしている間、前サイクルで第２のプログラム
カウントがフェッチしたマイクロ命令を第２レジスタ群
を使用し実行つつ、第２のプログラムカウントの更新を
行い、次のサイクルでは、第２のプログラムカウンタの
値が第１の選択回路を介して供給されフェッチ動作を行
らとと本に、第１のプログラムカウンタがツーエッチし
てまた命令を第１ｏＬＩ／ｙスタ群蟻を用いて実行する
ことによシ、交互に２つのマイクロプログラムを実行出
来ることを特徴とするマイクロプロセッサが得られる。
ロ命令の読出しから実行までの動作を、読出動作と実行
動作に分けそれぞれがクロックに同期して行われるマイ
クロプロセッサにおいて、前記マイクロ命令を前記クロ
ックに同期して取込む命令レジスタと、前記クロックに
より２つの状態を交互を示す信号を供給する状態制御回
路と、次に読出すべき命令のアドレスを格納している第
１及び第２のプログラムカウンタと、該プログラムカウ
ンタの出力信号を前記状態制御回路・８の出力信号によ
シ単−選択し、命令格納メモリへ供給す６第１選択回路
と、前記プログラムカウンタの出力信号を前記状態制御
回路の出力信号により単一選択出力する第２選択回路と
、該第２選択回路の出力信号と実行中の命令によシ次の
命令のフェッチアドレスを算出し、前記プログラムカウ
ンタに供給する加算器と、前記第１及び第２プログラム
カウンタに対応する第１′及び第２レジスタ群と、該第
１及び第２レジスタ群め出力信号を前記状態制御回路の
出力信号に応じて単一選択出力する第３及び第４の選択
回路と、該第３及び第４の選択回路の出力信号を入力と
してマイクロ命令に従い演算を行い結果を前記第１及び
第２のレジスタ詳に供給する演算器とを含み、第１の選
択回路が第１のプログラムカウントの値を出力して喬令
を７エッチしている間、前サイクルで第２のプログラム
カウントがフェッチしたマイクロ命令を第２レジスタ群
を使用し実行つつ、第２のプログラムカウントの更新を
行い、次のサイクルでは、第２のプログラムカウンタの
値が第１の選択回路を介して供給されフェッチ動作を行
らとと本に、第１のプログラムカウンタがツーエッチし
てまた命令を第１ｏＬＩ／ｙスタ群蟻を用いて実行する
ことによシ、交互に２つのマイクロプログラムを実行出
来ることを特徴とするマイクロプロセッサが得られる。
（★施例）
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例を示すブロック図である。第
１図において、本発明の一実施例は命令格納メモリ（図
示せず）上り供給されたマイクロ命令め読出から実行量
での動作を、“読出し動作と実行動作に分けそれ′ぞれ
がクロックに同期して行われる妥イクロプロセッサで命
令格納メモリよシ供給されたマイクロ命令を前記タロツ
クに同期し６一 て取込む命令レジスタ１２と、前記クロックにより２つ
の状態を交互に示す信号を供給する状態制御回路８と、
次に読出すべき命令のアドレスを格納している第１、お
よび第２のプログラムカウンタ１，２と、前記プログラ
ムカウンタ１，２の出力信号を前記状態制御回路８の出
力信号により単一選択し、命令格納メモリへ供給する第
１の選択回路５と、前記プログラムカウンタ１，２の出
力信号を前記状態制御回路８の出力信号により単一選択
出力する第２の選択回路４と、前記第２お選択回路４の
出力信号と、実行中命令により、次の命令のフェッチア
ドレスを算出し前記プログラムカウンタ１，２に供給す
る加算器７を有するシーケンス回路とを含む。更に本発
明の一実施例は第１および第２プログラムカウンタ１，
２に対応する第１および第２のレジスタ群９．１０と、
前記第１および第２のレジスタ群の出力信号を前記状態
制御回路８の出力信号に応じて単一選択出力する第３及
び第４の選択回路５．６と、前記第３および第４の選択
回路５，６の出力信号を入力として、マイクロ命令に従
い演算を行い結果を前記第１．第２のレジスタ詳に供給
する演算器１１とを含む。
１図において、本発明の一実施例は命令格納メモリ（図
示せず）上り供給されたマイクロ命令め読出から実行量
での動作を、“読出し動作と実行動作に分けそれ′ぞれ
がクロックに同期して行われる妥イクロプロセッサで命
令格納メモリよシ供給されたマイクロ命令を前記タロツ
クに同期し６一 て取込む命令レジスタ１２と、前記クロックにより２つ
の状態を交互に示す信号を供給する状態制御回路８と、
次に読出すべき命令のアドレスを格納している第１、お
よび第２のプログラムカウンタ１，２と、前記プログラ
ムカウンタ１，２の出力信号を前記状態制御回路８の出
力信号により単一選択し、命令格納メモリへ供給する第
１の選択回路５と、前記プログラムカウンタ１，２の出
力信号を前記状態制御回路８の出力信号により単一選択
出力する第２の選択回路４と、前記第２お選択回路４の
出力信号と、実行中命令により、次の命令のフェッチア
ドレスを算出し前記プログラムカウンタ１，２に供給す
る加算器７を有するシーケンス回路とを含む。更に本発
明の一実施例は第１および第２プログラムカウンタ１，
２に対応する第１および第２のレジスタ群９．１０と、
前記第１および第２のレジスタ群の出力信号を前記状態
制御回路８の出力信号に応じて単一選択出力する第３及
び第４の選択回路５．６と、前記第３および第４の選択
回路５，６の出力信号を入力として、マイクロ命令に従
い演算を行い結果を前記第１．第２のレジスタ詳に供給
する演算器１１とを含む。
第１及び第２プログラムカランタ１，２は読出すべきマ
イクロ命令のアドレス全それぞれ別個に格納している。
イクロ命令のアドレス全それぞれ別個に格納している。
カウンタ１，２へのデータの取込みはステージ制御用フ
リップフロップで構成濱れる状態制御回路８の出力（ス
テージ）信、＠８１．８２＝の立上シで行う。
リップフロップで構成濱れる状態制御回路８の出力（ス
テージ）信、＠８１．８２＝の立上シで行う。
第１の選択回路３はマルチプレクサにより構成され、第
１プログラムカウンタ１と第２プログラムカウンタ２の
出力信号ヲステージ信’、ｊ−８１８によって選択出力
し命令が格納されている命令格納メモリ（図示せず）に
命令のメモリアドレス信号３１ａをライン３１を介して
供給する。このマルチプレクサ３はステージ信号８１ａ
の論理が″１”だと第１のプログラムカウンタ１側を′
Ｏ”だと第２プログラムカウンタ２の値を出力する。
１プログラムカウンタ１と第２プログラムカウンタ２の
出力信号ヲステージ信’、ｊ−８１８によって選択出力
し命令が格納されている命令格納メモリ（図示せず）に
命令のメモリアドレス信号３１ａをライン３１を介して
供給する。このマルチプレクサ３はステージ信号８１ａ
の論理が″１”だと第１のプログラムカウンタ１側を′
Ｏ”だと第２プログラムカウンタ２の値を出力する。
第２の選択回路４はマルチプレクサで構成され、第１の
プログラムカウンタ１と第２のプログラムカウンタ２の
出力値を選択出力する。但しその選択はステージ信号８
１ａを反転した信号であるステージ信号８２８によって
なされる。つまりステージ信号８２ａの論理値が）”だ
と第２のプログラムカウンタ２を、１だと第１のプログ
ラムカウンタ１を選択する。
プログラムカウンタ１と第２のプログラムカウンタ２の
出力値を選択出力する。但しその選択はステージ信号８
１ａを反転した信号であるステージ信号８２８によって
なされる。つまりステージ信号８２ａの論理値が）”だ
と第２のプログラムカウンタ２を、１だと第１のプログ
ラムカウンタ１を選択する。
加算器７は＄２のマルチプレクサ４の出力信号と、マイ
クロ命令の解析結果によってライン１３１を介して供給
される加算値（ジャンプ命令だとジャンプ値それ以外な
ら１”）とを入力し、次に実行すべきマイクロ命令のア
ドレスを算出し、第１及び第２のプログラムカウンタ１
．２に供給する。
クロ命令の解析結果によってライン１３１を介して供給
される加算値（ジャンプ命令だとジャンプ値それ以外な
ら１”）とを入力し、次に実行すべきマイクロ命令のア
ドレスを算出し、第１及び第２のプログラムカウンタ１
．２に供給する。
状態制御回路８はＤタイプの７リツプ７０ツブで、ライ
ン８３より供給されるクロック８３ａの立上によってそ
の出力値を反転する。ライン８１およびライン８２の信
号はフリップフロップ８の出力信号Ｂ１ａ、 ８２ａで
ライン８２の信号８２ａはライン８−１の信号８１ｇの
極性が反転した信号である。
ン８３より供給されるクロック８３ａの立上によってそ
の出力値を反転する。ライン８１およびライン８２の信
号はフリップフロップ８の出力信号Ｂ１ａ、 ８２ａで
ライン８２の信号８２ａはライン８−１の信号８１ｇの
極性が反転した信号である。
第１のレジスタ群（レジスタファイル）９は第１のプロ
グラムカウンタ１に格納されていたアドレスによって読
出されたマイクロ命令によって使用される２ボートの汎
用レジスタ群である。第２のレジスタ群（レジスタファ
イル）１０は同様に第２のプログラムカウンタ２に格納
されていたアドレスによって読出されたマイクロ命令に
よって使用される２ボートの汎用レジスタ群である。
グラムカウンタ１に格納されていたアドレスによって読
出されたマイクロ命令によって使用される２ボートの汎
用レジスタ群である。第２のレジスタ群（レジスタファ
イル）１０は同様に第２のプログラムカウンタ２に格納
されていたアドレスによって読出されたマイクロ命令に
よって使用される２ボートの汎用レジスタ群である。
第３の選択回路５及び第４の選択回路６は第１及び第２
のレジスタファイル９．ＩＯの出力を選択するマルチプ
レクサで、その制御はライン８２の信号８２ａによって
なされる。ダイン８２の信号＆２．ａ・ｉ）１ ｍｌ
ｔ”ｏ”なら第２のレジスタファイル１０の出力信号を
、論理パ１”なら第１のレジスタファイル９の出力信号
を選択する。
のレジスタファイル９．ＩＯの出力を選択するマルチプ
レクサで、その制御はライン８２の信号８２ａによって
なされる。ダイン８２の信号＆２．ａ・ｉ）１ ｍｌ
ｔ”ｏ”なら第２のレジスタファイル１０の出力信号を
、論理パ１”なら第１のレジスタファイル９の出力信号
を選択する。
演算器１１はマイクロ命令の指示に従い第３及び第４の
マルチプレクサ５９．６の出力信号を演算し、その結果
を第１及び第２のレジスタファイル９．．１０にライン
１１１を介して供給する。命令レジスタ１；２はクロッ
ク８３ａの立上りに開明して、読出されたマイクロ命令
を取込むレジスタである。デコーダ１３は命令レジスタ
１２に保持されたマイクロ命１令を解析する。
マルチプレクサ５９．６の出力信号を演算し、その結果
を第１及び第２のレジスタファイル９．．１０にライン
１１１を介して供給する。命令レジスタ１；２はクロッ
ク８３ａの立上りに開明して、読出されたマイクロ命令
を取込むレジスタである。デコーダ１３は命令レジスタ
１２に保持されたマイクロ命１令を解析する。
次に本実施例の動作について説明する。
第２図は、本実施例のタイムチャートを示す。
第２図において、ＡＩ、 Ａ２． Ａ３は第１のプログ
ラムカウンタ１に、Ｂｌ、 Ｂ２． Ｂ３は第２のプロ
グラムカウンタ２に格納されているマイクロ命令で、仏
１）は□メモリのアドレスＡ１に格納されていた命令の
内容とする。
ラムカウンタ１に、Ｂｌ、 Ｂ２． Ｂ３は第２のプロ
グラムカウンタ２に格納されているマイクロ命令で、仏
１）は□メモリのアドレスＡ１に格納されていた命令の
内容とする。
ＴＩプサイルでライン８３のクロック８３ａが６０″か
ら６１”への立上り時、フリップフロップ８の出力信号
８１ａはＭ］１１”１”になる。ライン８２のステージ
信号８２ａはステージ信号８１ａの反転信号＆で論ｊル
）”となる）第１のマルチプレクサ３はステージ信号８
１ａにより第１プログラムカウンタ１の値Ａ１をライン
３１よりメモリへ供給し、命令のフェッチを開始する。
ら６１”への立上り時、フリップフロップ８の出力信号
８１ａはＭ］１１”１”になる。ライン８２のステージ
信号８２ａはステージ信号８１ａの反転信号＆で論ｊル
）”となる）第１のマルチプレクサ３はステージ信号８
１ａにより第１プログラムカウンタ１の値Ａ１をライン
３１よりメモリへ供給し、命令のフェッチを開始する。
第２のマルチプレクサ４はライン８２のステージ信号よ
り第２のプログ２ムカウンタ２の値Ｂ１を選択し加算器
７へ供給する。
り第２のプログ２ムカウンタ２の値Ｂ１を選択し加算器
７へ供給する。
命令レジスタ１２はライン１２１を介して先に第２のプ
ログラムカウンタ２の値によって読出された命令（Ｂｌ
）をクロック８３ａの立上りで取込み、この命令をデコ
ーダ１３で解析して実行を行う。
ログラムカウンタ２の値によって読出された命令（Ｂｌ
）をクロック８３ａの立上りで取込み、この命令をデコ
ーダ１３で解析して実行を行う。
第３のマルチプレクサ５及び第４のマルチプレクサ６は
ともにステージ信号８２ａの出力値″Ｏ”により第２の
レジスタファイル１０の出力信号を選択する。デコーダ
１３の解析結果に従い演算器１１は、第２のレジスタフ
ァイル１０の値を演算しライン１１１へ出力し第２のレ
ジスタファイル１０は演算結果をとり込む。加算器７は
デコーダ１３の解析によりライン１３１より供給される
値と第２のプログラムカウンタ２の値Ｂ１とを加算し、
次に読出すべきアドレスＢ２を算出する。
ともにステージ信号８２ａの出力値″Ｏ”により第２の
レジスタファイル１０の出力信号を選択する。デコーダ
１３の解析結果に従い演算器１１は、第２のレジスタフ
ァイル１０の値を演算しライン１１１へ出力し第２のレ
ジスタファイル１０は演算結果をとり込む。加算器７は
デコーダ１３の解析によりライン１３１より供給される
値と第２のプログラムカウンタ２の値Ｂ１とを加算し、
次に読出すべきアドレスＢ２を算出する。
サイクルＴ２ではステージ信号８１ａは′０″′、ステ
ージ信号８２ａは１”となる。第１のマルチプレクサ３
はステージ信号８１ａの値により第２のプログラムカウ
ンタ２を選択する。第２のプログラムカウンタ２はステ
ージ信号８２の立上によりサイクルＴ１゛°で算出した
アドレス値Ｂ２を取込み、この値が第１のマルチプレク
サ３を介してメモリに供給されフェン・チ動作を開始す
る。
ージ信号８２ａは１”となる。第１のマルチプレクサ３
はステージ信号８１ａの値により第２のプログラムカウ
ンタ２を選択する。第２のプログラムカウンタ２はステ
ージ信号８２の立上によりサイクルＴ１゛°で算出した
アドレス値Ｂ２を取込み、この値が第１のマルチプレク
サ３を介してメモリに供給されフェン・チ動作を開始す
る。
命令レジスタ１２はクロック８３ａの立上りで、サイク
ルＩｌｌ １でフェッチしたマイクロ命令（Ａ１）を取
込む。
ルＩｌｌ １でフェッチしたマイクロ命令（Ａ１）を取
込む。
第３及び第４のマルチプレクサ５，６゛はステージ信号
８２ ａに従い第１のレジスタファイル９を選択し演算
器ｉ１はデコーダ１３よりマイクロ命令（ＡＩ）が指示
しそいる演算器を第１のレジスタファイル９０函力値を
用いて行う。
８２ ａに従い第１のレジスタファイル９を選択し演算
器ｉ１はデコーダ１３よりマイクロ命令（ＡＩ）が指示
しそいる演算器を第１のレジスタファイル９０函力値を
用いて行う。
加算器７は第２のマルチプレクサ４がステージ信号８２
ａにより第１プログラムカウンタ１の値Ａ１とデコーダ
１３の出力値により次に読出すべきマイクロ命令のアド
レスＡ２を算出す不。
ａにより第１プログラムカウンタ１の値Ａ１とデコーダ
１３の出力値により次に読出すべきマイクロ命令のアド
レスＡ２を算出す不。
サイクルＴ３になるとサイクルＴ′１と同様にステージ
信号８１ａはｔ１１７７、ステージ信号８２ａは加”と
なり、第１のプログラムカウンタ１はＡ２を取込み、命
令レジスタ１２はサイクルＴ２でフェッチしたメモリア
ドレスＢ２の内容（Ｂ２）を取込み解析し第２レジスタ
フアイル１０の値を用いて実行する。第１のマルチプレ
クサ３は第１のプログ２ムカウンタ１を選択しアドレス
Ａ２のマイクロ命令をフェッチする。
、・以上Ｔ４ ＋ Ｔ ５サイクルも同様に動作し
、第１及び第２“のプログラムカウンタ１，２が管理す
るプログラムを交互に実行する。 □ （発明の効果） 本発明は以上説明したように、プログラムカウンタとレ
ジスタ群とを２個持つと共に他の部分を共用化させ、１
つのプログラムの命令フェッチ時に他のプログラムの実
行フェイズをオーバラップさせることにより、２つのマ
イクロプロセッサを使用するよシ少ないハード量で効率
的にプログラムを実行出来るという効果がある。
信号８１ａはｔ１１７７、ステージ信号８２ａは加”と
なり、第１のプログラムカウンタ１はＡ２を取込み、命
令レジスタ１２はサイクルＴ２でフェッチしたメモリア
ドレスＢ２の内容（Ｂ２）を取込み解析し第２レジスタ
フアイル１０の値を用いて実行する。第１のマルチプレ
クサ３は第１のプログ２ムカウンタ１を選択しアドレス
Ａ２のマイクロ命令をフェッチする。
、・以上Ｔ４ ＋ Ｔ ５サイクルも同様に動作し
、第１及び第２“のプログラムカウンタ１，２が管理す
るプログラムを交互に実行する。 □ （発明の効果） 本発明は以上説明したように、プログラムカウンタとレ
ジスタ群とを２個持つと共に他の部分を共用化させ、１
つのプログラムの命令フェッチ時に他のプログラムの実
行フェイズをオーバラップさせることにより、２つのマ
イクロプロセッサを使用するよシ少ないハード量で効率
的にプログラムを実行出来るという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
、本実施例の動作を示す図である。 １．２・・・・・・プログラムカウンタ、３，４，５．
６・・・・・・マルチプレクサ、７・・・・・・加算器
、８・旧・・フリップフロップ、、９．１０・・・・・
・レジスタファイル、１１・川・・演算器、１２・・・
・・・命令レジスタ、１３・・・・・・デコーダ、３１
，８１．・８２．８３．１１１．１２１．１３１・・・
・・・ライン、−１４＝ ３１ａ・・・・・・メモリアドレス信号、８１ａ、８２
ａ・・・・・・ステージ信号、８３ａ・・・・・・クロ
ック、１ｌｌａ・・・・・・演算器の出力信号、１２１
ａ・・・・・・メモリからのデータ信号、１３１ａ・・
・・・・デコーダ出力信号。
、本実施例の動作を示す図である。 １．２・・・・・・プログラムカウンタ、３，４，５．
６・・・・・・マルチプレクサ、７・・・・・・加算器
、８・旧・・フリップフロップ、、９．１０・・・・・
・レジスタファイル、１１・川・・演算器、１２・・・
・・・命令レジスタ、１３・・・・・・デコーダ、３１
，８１．・８２．８３．１１１．１２１．１３１・・・
・・・ライン、−１４＝ ３１ａ・・・・・・メモリアドレス信号、８１ａ、８２
ａ・・・・・・ステージ信号、８３ａ・・・・・・クロ
ック、１ｌｌａ・・・・・・演算器の出力信号、１２１
ａ・・・・・・メモリからのデータ信号、１３１ａ・・
・・・・デコーダ出力信号。
Claims (1)
- 命令格納メモリより供給されるマイクロ命令の読出しか
ら実行までの動作を、読出動作と実行動作に分けそれぞ
れがクロックに同期して行われるマイクロプロセッサに
おいて、前記マイクロ命令を前記クロックに同期して取
込む命令レジスタと、前記クロックにより２つの状態を
交互を示す信号を供給する状態制御回路と、次に読出す
べき命令のアドレスを格納している第１及び第２のプロ
グラムカウンタと、該プログラムカウンタの出力信号を
前記状態制御回路８の出力信号により単一選択し、命令
格納メモリへ供給する第１選択回路と、前記プログラム
カウンタの出力信号を前記状態制御回路の出力信号によ
り単一選択出力する第２選択回路と、該第２選択回路の
出力信号と実行中の命令により次の命令のフェッチアド
レスを算出し、前記プログラムカウンタに供給する加算
器と、前記第１及び第２プログラムカウンタに対応する
第１及び第２レジスタ群と、該第１及び第２レジスタ群
の出力信号を前記状態制御回路の出力信号に応じて単一
選択出力する第３及び第４の選択回路と、該第３及び第
４の選択回路の出力信号を入力としてマイクロ命令に従
い演算を行い結果を前記第１及び第２のレジスタ詳に供
給する演算器とを含み、第１の選択回路が第１のプログ
ラムカウントの値を出力して命令をフェッチしている間
、前記サイクルで第２のプログラムカウントがフェッチ
したマイクロ命令を第２レジスタ群を使用し実行つつ、
第２のプログラムカウントの更新を行い、次のサイクル
では、第２のプログラムカウンタの値が第１の選択回路
を介して供給されフェッチ動作を行うとともに、第１の
プログラムカウンタがフェッチしてまた命令を第１のレ
ジスタ群９を用いて実行することにより交互に２つのマ
イクロプログラムを実行出来ることを特徴とするマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382285A JPS61194534A (ja) | 1985-02-22 | 1985-02-22 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3382285A JPS61194534A (ja) | 1985-02-22 | 1985-02-22 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194534A true JPS61194534A (ja) | 1986-08-28 |
Family
ID=12397173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3382285A Pending JPS61194534A (ja) | 1985-02-22 | 1985-02-22 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284604A (ja) * | 1987-05-18 | 1988-11-21 | Fanuc Ltd | プログラマブル・コントロ−ル装置 |
| JPS63310004A (ja) * | 1987-06-12 | 1988-12-19 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
-
1985
- 1985-02-22 JP JP3382285A patent/JPS61194534A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284604A (ja) * | 1987-05-18 | 1988-11-21 | Fanuc Ltd | プログラマブル・コントロ−ル装置 |
| JPS63310004A (ja) * | 1987-06-12 | 1988-12-19 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラ |
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