JPH0638232B2 - プロセツサ回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサ回路に関し、特に垂直型マイクロ命
令で動作し、かつ１クロック１命令を実行出来るマイク
ロプロセッサ回路に関する。

〔従来の技術〕

近年ＬＳＩ技術の発達にともない、情報処理装置１シス
テム内に多くのマイクロプロセッサを使用するようにな
った。これによりかつてはワイヤードロジックで組んで
いた論理をマイクロプログラム制御に置き換えハード量
を削減するとともに、プログラムを変更することで、幅
広く多種の制御を行えるようになった。

一般に、マイクロプロセッサとして、水平型と垂直型の
２種類のプロセッサがあるが、周辺装置等の制御用によ
く用いられる垂直型マイクロプロセッサは１命令で一機
能しかもたないため、命令のｂｉｔ巾を小さく出来、ハ
ードが少なくするという利点がある。しかしその反面一
連の動作を行うにあたり多くのステップ数が必要とな
り、ディスク装置など高速でリアルタイムな制御を必要
とするものには、処理時間の関係上、使用しにくくなっ
てきた。マイクロプロセッサを高速化することで処理時
間の短縮化は行えるが、その一手法としてマイクロ命令
の実行と次に実行すべき命令のフェッチを同一サイクル
内で行う方法がある。

この場合、演算命令の実行時間とともに、ジャンプ命令
など実行時、マイクロ命令レジスタ→デコード→フェッ
チアドレス生成→メモリアクセス→マイクロ命令レジス
タというパスの遅延時間がマイクロプロセッサのサイク
ルタイムを決定する大きな要因となる。ジャンプ以外の
命令においては、通常現在実行している命令＋１のアド
レス値を保持しているプログラムカウンタの値をフェッ
チ時に用いるため、ジャンプ命令に比較して短い時間で
フェッチ動作が完了出来る。

たとえば、第３図に示すように各ケース〜の１サイ
クル中の各ブロックにおける所要時間を図解したもので
あるがケースはジャンプ命令でない（かつ後述する制
御メモリアクセス命令でもない）マイクロ命令のフィッ
チ時間を表わしている。この場合クロックの前縁でプロ
グラムカウンタの値が更新され制御メモリに送出される
（ａ時間）制御メモリのアクセスはｂ時間かかって制御
メモリからマイクロ命令を読み出す。この時点でフェッ
チ動作は終了したことになる。（但し命令のとり込みは
次のクロック前縁） シャンプ命令時はケースで、ｃ時間かかってマイクロ
命令の命令フィールドを解析しジャンプ命令であること
が判明するとマイクロ命令中のジャンプディスプレイメ
ントフィールドとプログラムカウンタ値より飛び先アド
レスを生成（ｄ時間）、制御メモリをアクセスしマイク
ロ命令を読み出す。演算命令実行時間≧ジャンプ命令時
マイクロ命令フェッチ時間という関係が成り立つよう装
置を組んでやれば、マイクロプロセッサが持っている性
能をフルに活用出来ることになる。

このようなマイクロプロセッサで構成される装置では、
制御に用いる情報、例えばテーブル類などは、制御情報
専用の高速メモリに格納していることが多かった。これ
は(i) マイクロ命令格納メモリに高速ＲＯＭを使用する
ことが多かった。

(ii)ＳＲＡＭを使用していても高速タイプは低容量しか
なかった。などの理由によった。このため両方のメモリ
を持つことによりＨＷ量が多くなっていた。

しかし最近は高速でかつ大容量のＳＲＡＭが市販される
ようになり、ＨＷ量削減のためマイクロ命令と制御情報
を同一のメモリ内に格納するような構成が増えてきた。

〔発明が解決しようとする問題点〕

上述した従来のマイクロプロセッサでは、制御情報をア
クセスするための制御メモリアクセス命令を実行した場
合、制御情報を制御メモリからアクセスした後、次のマ
イクロ命令のフェッチを行うため、制御情報のアドレス
生成に時間がかかると前述したサイクルタイム内に命令
動作が完了しないという欠点があった。

このケースはマイクロ命令の命令フィールドをデコー
ドすることにより制御メモリアクセス命令であることが
判明すると、命令中のアドレス生成フィールドに基づき
ｅ時間かかってメモリアクセス用の実効アドレスを算
出、ｂ時間でメモリ内のデータを読み出す。次にフェッ
チ動作にため制御メモリのアドレスを、プログラムカウ
ンタの値に切り替え（ｆ時間）フェッチ動作を行う。結
果的には制御メモリアクセス命令以外の命令が実行を完
了する時間（図中の１クロックの時間）をかなりオーバ
してしまうことになる。

装置に組み込で使用する場合は、メモリアクセス命令時
マシンサイクルを延長させる方法を取っているが、制御
情報のアクセスが多いと、制御装置の性能悪化を引き起
こすという欠点があった。

本発明のプロセッサは、マイクロ命令と制御情報とを格
納する制御記憶回路を具備したプロセッサ回路におい
て、マイクロ命令を読み出すアドレスを保持するプログ
ラムカウンタと、前記制御記憶回路の出力をサンプンリ
ングする第１レジスタと、前記第１レジスタと異なるタ
イミングで前記制御記憶回路の出力をサンプリングする
第２レジスタと、前記第２レジスタの第１フィールドが
制御情報アクセスを指示しているか否かを検出する手段
を備え、前記検出手段が制御情報アクセス指示を検出し
た場合に、第２レジスタの第２フィールドより制御情報
アクセスアドレスを生成する手段と、前記プログラムカ
ウンタと前記制御情報アクセスアドレスとを切り替える
手段と、前記制御記憶回路の出力の替わりに前記第１レ
ジスタの出力を前記第２レジスタの入力に供給ならしめ
る手段とを有している。

〔実施例〕

次に本発明について図面を用いて説明する。

第１図は本発明の一実施例における１クロック１動作を
行うマイクロプロセッサのシーケンス回路部を示す。第
１図において、本実施例は、マイクロ命令や制御情報を
格納している制御メモリ制御記憶回路１、マイクロ命令
を先取りするためレジスタ２、実行中のマイクロ命令を
保持しているマイクロ命令レジスタ３、現在実行中のマ
イクロ命令が格納されているアドレスに１を加算した値
を保持するプログラムカウント４，インクリメント回路
５，ジャンプ命令時命令より飛び先アドレスを算出する
加算器６，選択回路７，８，９、マイクロ命令の命令フ
ィールドを解析するデコーダ１０，制御メモリアクセス
制御回路１１および実効アドレス生成回路１２を含む。
デコーダ１０の出力信号１００，１０１はそれぞれ制御
メモリアクセス命令、ジャンプ命令時論理“１”とな
る。

マイクロ命令レジスタ３とプログラムカウンタ４はクロ
ック（図中省略）の前縁でデータを取り込む。先取りレ
ジスタ２はこれと異なり、クロックの後縁でデータを取
り込む。インクリメント回路５は選択回路７の出力に１
を加算した値をプログラムカウンタ４へ供給する。加算
器６は命令中のジャンプディスプレイスメントフィール
ド値とプログラムカウンタ４との加減算により飛び先ア
ドレスを算出する。選択回路７はデコード信号線１０１
が論理“１”のときは加算器６の出力を、論理“０”の
ときはプログラムカウンタ４の出力をフェッチアドレス
として選択回路８へ供給する。

選択回路８は制御メモリアクセス制御回路１１の出力が
論理“１”だと実効アドレス生成回路１２より出力され
る制御情報格納アドレスを、論理“０”だとフェッチア
ドレスを選択し、メモリ１へ供給する。制御メモリアク
セス制御回路１１は、デコーダ１０より出力されたデコ
ード信号１００が論理“１”であると、そのサイクル内
でクロックが論理“０”の間、論理“１”を出力する。

実行アドレス生成回路１２は、デコード信号１００が論
理“１”になると、マイクロ命令中のアドレス生成フィ
ールドの指示に基づき、制御情報アクセス用の実効アド
レスを生成する。データバス２０は演算部（図中省略）
に接続され、制御メモリリード動作では制御メモリから
読み出したデータがライト動作では制御メモリへ書き込
むデータが乗る。

第２図は、本実施例のタイムチャートを示す。第２図を
参照して本発明の一実施例の動作を説明する。

Ｔ_１サイクルにおいて、プログラムカウンタ４はフェッ
チアドレスＡ番地を取り込む。この時マイクロ命令レジ
スタ３にはＡ−１番地より読み出したマイクロ命令（Ａ
−１）が取り込まれる。（Ａ−１）はＡ−１番地に格納
されていた内容を示す）。マイクロ命令レジスタ３に取
り込まれたマイクロ命令（Ａ−１）がデコーダ１０でデ
コードされ、ジャンプ命令でも制御メモリアクセス命令
でもない場合、デコード出力信号１００，１０１がとも
に“０”となり、選択回路７はプログラムカウンタ４の
値を出力し、選択回路８は選択回路７の値を出力する。
即ち、制御メモリアドレスはプログラムカウンタ４の値
Ａとなる。制御メモリはＡ番地アクセスを行い、格納さ
れていた値（Ａ）をメモリ素子の読み出し遅延後出力す
る。選択回路９はデコード信号１００が“０”のため、
メモリの出力を選択し、マイクロ命令レジスタ３へ供給
する。インクリメント回路５はＡ＋１の値を次サイクル
のフェッチアドレスとしてプログラムカウンタ４に供給
する。

Ｔ_２サイクルにおいて、Ｔ_１サイクル同様、プログラム
カウンタ４はＡ＋１を、マイクロ命令レジスタ２は
（Ａ）の値を取り込む。マイクロ命令（Ａ）がジャンプ
命令の場合デコード信号１０１がデコード１０の素子遅
延後論理“１”となる。選択回路７はデコード信号１０
１が“１”になったことにより加算器６の出力を選択す
るが、その出力値は加算器６の素子遅延時間だけ遅れて
確定し、Ｂという値を出力する。選択回路は制御メモリ
制御回路１１の出力が論理“０”のためフェッチアドレ
スを選択、メモリより命令（Ｂ）が読み出される。

Ｔ_３サイクルにおいて、マイクロ命令レジスタ３に
（Ｂ）が、プログラムカウタ４にＢ＋１が格納される。
このとき（Ｂ）が制御メモリリード命令だとすると、デ
コード信号線１００が論理“１”となる。

選択回路７はプログラムカウンタ４の値を出力し、選択
回路８はクロックが“１”のため制御メモリアクセス制
御回路１１の出力が“０”なので制御メモリアクセスア
ドレスとしてＢ＋１が出力される。制御メモリはこのア
ドレスに従いマイクロ命令（Ｂ＋１）を読み出す。

クロックが“０”に立下ると、先取りレジスタ２は（Ｂ
＋１）を格納するとともに制御メモリアクセス制御回路
１１より“１”が出力される。選択回路８は実効アドレ
ス生成回路１２が、デコード信号１００とマイクロ命令
中のアドレス生成フィールドの指示に基づき生成した実
効アドレスＭを選択し制御メモリへ出力する。制御メモ
リはアドレスＣに従い制御情報（Ｍ）をデータバス２０
に供給する。

選択回路９はデコード信号１００が“１”のため、先取
りレジスタ２を選択、マイクロ命令レジスタ３に（Ｂ＋
１）を供給する。これによりＴ_３サイクルを延長するこ
となく次のクロックの前縁でマイクロ命令レジスタ３は
（Ｂ＋１）を取り込み実行出来る。

次に本実施例について第３図を参照して制御メモリアク
セス命令でかかる時間をより詳細に説明する。第３図に
おいて、Ｔ_１，Ｔ_２サイクルはケース，に当り、Ｔ
_３サイクルはケースに当る。制御メモリアクセス命令
のため、次命令はプログラムカウンタ４内のアドレス、
Ｂ＋１に格納されており、この値を用いてまずフェッチ
動作を行う。時間的にみると、フェッチ動作はａ＋ｂの
時間で完了する。この間実効アドレス生成回路１２はｃ
＋ｅ時間かかってアドレスＭを生成している。

次にクロックが立下ることにより選択回路８の出力が実
効アドレス生成回路１２が生成したアドレスＭをｆ時間
後に出力ｂ時間後にメモリのデータ読み出しが完了す
る。ケースと比較すると、明かなように本発明を採用
することにより、制御情報のアクセス動作時間、ｆ＋ｂ
時間が従来のプロセッサのメモリアクセス時間より短縮
出来る。

なお本実施例における先取りレジスタはラッチでも良く
選択回路８の切り替えタイミングは、クロックの立下り
ではなく、プログラムカウンタ値が制御メモリのアドレ
スラインで確定する時間＋制御メモリのアクセスタイム
時間経過後でも良い。

〔発明の効果〕

以上説明したように本発明は制御情報を制御メモリより
アクセスする場合、フェッチ動作を先に行い命令を先取
りレジスタに格納したのち、制御メモリアクセス動作を
実行することにより、制御メモリアクセス命令の実行時
間の短縮化が可能となり、マイクロプロセッサの性能を
向上できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例における動作タイムチャートを示す
図、第３図は、１サイクル中の各ブロックの所要時間を
示す配分図である。 １……制御メモリ（制御記憶回路）、２……先取りレジ
スタ、３……マイクロ命令レジスタ、４……プログラム
カウンタ、５……インクリメント回路、６……加算器、
７，８，９……選択回路、１０……デコーダ、１１……
制御メモリアクセス制御回路、１２……実効アドレス生
成回路。２０……データバス、１００，１０１……デコ
ード信号。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロ命令と制御情報とを格納する制御
   記憶回路を具備したプロセッサ回路において、マイクロ
   命令を読み出すアドレスを保持するプログラムカウンタ
   と、前記制御記憶回路の出力を前記プロセッサ回路のク
   ロックに同期して取り込む第１レジスタと、前記第１レ
   ジスタと異なるタイミングで前記制御記憶回路の出力を
   取り込む第２レジスタと、前記第２レジスタの第１フィ
   ールドが制御情報アクセスを指示しているか否かを検出
   する手段を備え、前記検出手段が制御情報アクセス指示
   を検出した場合に、第２レジスタの第２フィールドより
   制御情報アクセスアドレスを生成する手段と、前記プロ
   グラムカウンタと前記制御情報アクセスアドレスとを切
   り替える手段と、前記制御記憶回路の出力の替わりに前
   記第１レジスタの出力を前記第２レジスタの入力に供給
   せしめる手段とを有したことを特徴とするプロセッサ回
   路。