JPH0690665B2 - オペランドアクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機内部の制御方式に関し、特にメモリ
オペランドのアクセス方式に関するものである。

〔従来の技術〕

近年マイクロコンピュータは性能向上のためメモリのバ
ス幅を１バイトから２バイトへ、また２バイトから４バ
イトへというように拡大してきた。メモリは、その構成
の容易さとアクセス性能を良くするため、例えばバス幅
が４バイトの場合に１メモリサイクルで実行できるに
は、４バイトアクセスの場合はアドレスの下２ビットが
00である必要があり、２バイトアドレスの場合はアドレ
スの下１ビットが０である必要がある。

一方、マイクロコンピュータで動作するソフトウェアで
は、あらゆる処理要求に応えるため、１バイト、２バイ
ト、４バイトのように命令毎にオペランドのバイト長を
変えることができるようになっており、さらに、プログ
ラムの作成の容易化のため、バウンダリの制限を無くし
ているものが多い。例えばメモリバス幅が４バイトでア
ドレスの下２ビットが01の４バイトをアクセスするに
は、２度のメモリサイクルを起動する必要がある。この
ようなアクセスをミスアラインドアクセスと呼ぶ。ミス
アラインドアクセスはアドレス計算の結果そうであるこ
とが判明するため、従来は、ミスアラインドとなること
を想定して、メモリサイクルを起動するマイクロプログ
ラムを２命令実行させるか、マイクロプログラムは１命
令でもメモリサイクルは２回出る様にメモリアクセスの
制御回路にシーケンス機能を持たせる方法が採られて来
た。

〔発明が解決しようとする課題〕

しかしながら、前者後者共に次のような欠点を有してい
た。まず前者の方式では、ミスアラインドアクセスでな
い場合でも２ステップのマイクロプログラムを実行させ
るため、性能の低下を来たし、またマイクロプログラム
の容量も増大するという欠点を有していた。次に後者の
方式では、メモリアクセスの制御回路が複雑となり、そ
の結果トランジスタ数の増加や動作周波数の低下を来す
という欠点があった。

〔課題を解決するための手段〕

このような課題を解決するために本発明によるオペラン
ドアクセス制御方式は、ミスアラインドアクセスを指示
するマイクロプログラムが実行されたことを検出する検
出手段と、上記マイクロプログラムに２度目のメモリサ
イクルを指示するミスアラインド処理用マイクロプログ
ラムを生成して挿入し実行させる実行手段とを設けるよ
うにしたものである。

〔作用〕

本発明によるオペランドアクセス制御方式においては、
比較的小量のハードウェアでオペランドのミスアライン
ドアクセスを実現することができる。

〔実施例〕

第１図は本発明によるオペランドアクセス制御方式の一
実施例が適用されたマイクロプログラム制御型の32ビッ
トマイクロプロセッサのブロック系統図であり、本実施
例を説明し易いように簡略化したものである。同図にお
いて、１はマイクロプログラムメモリ、２〜４はミスア
ラインド処理用マイクロプログラムメモリ、５はマルチ
プレクサ、６はマイクロPC（マイクロプログラムカウン
タ）、７は実行手段としての次命令選択回路、８はマイ
クロプログラムレジスタ、９はデコーダ、10はALU、11
はアドレスレジスタ、12は定数レジスタ、13は検出手段
としてのミスアラインド検出回路である。

説明の都合上、マイクロプログラムのフェッチに１クロ
ック、デコードおよび実行並びにマイクロプログラムの
アドレス更新に１クロックを要するものとし、それぞれ
がシーケンシャルに進むとする。

マイクロプログラムは通常マイクロプログラムメモリ１
から与えられ、マルチプレクサ５を通ってマイクロプロ
グラムレジスタ８にロードされる。この動作をマイクロ
プログラムのフェッチと呼ぶ。マイクロプログラムレジ
スタ８に格納されたマイクロプログラムは、デコーダ９
により必要な情報が抽出され、ALU10などに指示を出
す。また、そのマイクロプログラムがジャンプ命令でな
い限り、マイクロPC6の値をインクリメントする。この
動作をマイクロプログラムの実行と呼ぶ。マイクロPC6
には次にフェッチすべきマイクロプログラムのアドレス
を保持するようにし、上述のようなフェッチと実行を繰
り返すのが通常の動作である。

オペランドの読出しを伴う場合は第２図に示すフローチ
ャートのような流れで処理が行なわれる。まず、手順10
1にてアドレス計算が行なわれ、メモリ読出しが起動さ
れる。アドレス計算の結果はアドレスレジスタ11に格納
される。手順101によるメモリ読出しにおいてはミスア
ラインドであるか否かがミスアラインド検出回路13によ
り検出される。すなわち、オペランドバイト長信号ａと
アドレスレジスタ11の下２ビットｂとから、表１の真理
値表に従って、判定結果としてのミスアラインド信号ｄ
を出力する。また、手順101のマイクロプログラムがミ
スアラインドを起こす可能性があり、次に手順102すな
わちの命令（ミスアラインド処理マイクロプログラム
メモリ２の命令）を要する可能性があることをデコーダ
９で次命令選択信号ｃとして抽出する。次命令選択回路
７は表２に示すようにマルチプレクサ５の選択信号ｅお
よびマイクロPC6のインクリメント信号ｆを生成する。
このように、手順101のうしろに、ミスアラインドアク
セスの場合にのみ手順102が生成される。手順102では、
アドレスレジスタ11の内容に定数レジスタ12から“4"を
出力することによって、アドレス計算を行ない、メモリ
の読出しを起動する。手順103では、手順101と手順102
によって読み出されたオペランドのマージ結果を用いて
一般の計算機と同様に演算を行なう。なお、オペランド
のマージ方法は公知である。

オペランドの書込みを伴う場合は第３図に示すフローチ
ャートのような流れで処理が行なわれる。まず、手順10
4にてアドレス計算が行なわれ、書込アドレスの保持が
行なわれる。アドレス計算の結果はアドレスレジスタ11
に格納される。第２図の手順と同様に、手順104による
メモリへの書込みはミスアラインドであるか否かがミス
アラインド検出回路13により検出される。また、次命令
選択信号ｃにより、ミスアラインドである場合は手順10
4の次にの命令（ミスアラインド処理用マイクロプロ
グラムメモリ３の命令）を要することを次命令選択回路
７に伝える。この動作により、ミスアラインドである場
合のみ手順105が生成される。一般の計算機と同様に手
順106によりプロセッサ内で演算が行なわれた後、手順1
07で演算結果がメモリ１に書き込まれるが、アドレスレ
ジスタ11の下２ビットｂに残っているアドレスとオペラ
ンドバイト長信号ａからミスアラインドであるか否かを
ミスアラインド検出回路13によって判定され、そうであ
る場合のみの命令（ミスアラインド処理用マイクロプ
ログラムメモリ４の命令）が次に実行され、２度のメモ
リサイクルが起動される。

〔発明の効果〕

以上説明したように本発明によるオペランドアクセス制
御方式は、ミスアラインドアクセスを検出する検出手段
と、ミスアラインドが検出された時には２度目のメモリ
サイクルを起動し、ミスアラインドのときに必要となる
ミスアラインド処理用マイクロプログラムを生成し、こ
れをマイクロプログラムに挿入して実行させる実行手段
とを設けたことにより、比較的小量のハードウェアでオ
ペランドのミスアラインドアクセスを実現することがで
き、しかも、ミスアラインドでない場合の性能を低下さ
せないという効果がある。

【図面の簡単な説明】

第１図は本発明に係わるオペランドアクセス制御方式の
一実施例が適用されたマイクロプロセッサのブロック系
統図、第２図および第３図は第１図のブロック系統にお
けるメモリ読出しおよびメモリ書込みの動作を説明する
ためのフローチャートである。 １……マイクロプログラムメモリ、２〜４……ミスアラ
インド処理用マイクロプログラムメモリ、５……マルチ
プレクサ、６……マイクロPC、７……次命令選択回路、
８……マイクロプログラムレジスタ、９……デコーダ、
10……ALU、11……アドレスレジスタ、12……定数レジ
スタ、13……ミスアラインド検出回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】マイクロプログラムメモリに格納されたマ
   イクロプログラムの指示により読出しオペランドのアド
   レス計算およびフェッチ並びに書込みオペランドのアド
   レス計算およびアドレスの保持を行なう電子計算機にお
   けるオペランドアクセス制御方式において、ミスアライ
   ンドであり２度のメモリサイクルを必要とするマイクロ
   プログラムが実行されたことを検出する検出手段と、前
   記マイクロプログラムのうしろに２度目のメモリサイク
   ルを指示するミスアラインド処理用マイクロプログラム
   を生成してこれを前記マイクロプログラムに挿入して実
   行させる実行手段とを有し、ミスアラインドであるか否
   かにかかわらず前記マイクロプログラムメモリからは同
   じマイクロプログラムを与えることによりオペランドを
   アクセスすることを特徴とするオペランドアクセス制御
   方式。