JPH1165887A - プロセッサ - Google Patents
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- JPH1165887A JPH1165887A JP9225925A JP22592597A JPH1165887A JP H1165887 A JPH1165887 A JP H1165887A JP 9225925 A JP9225925 A JP 9225925A JP 22592597 A JP22592597 A JP 22592597A JP H1165887 A JPH1165887 A JP H1165887A
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- processor
- program
- interrupt
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Abstract
(57)【要約】
【課題】 簡単な付加回路で動作内容を検証できるよう
にする。 【解決手段】 メモリ・システム１６のアドレス出力Ｐ
Ｃ＿Ｈ、ＰＣ＿Ｌが示すデータ・アドレスに、検証した
いプログラム・アドレス値を書き込み、ＰＣ＿ＩＬに検
証に使用する割り込み信号を指定するデータを書き込
む。比較回路２４は、プログラム・カウンタ２２のプロ
グラムカウント値がＰＣ＿Ｌ以上かどうかを示す比較結
果信号を出力し、比較回路２６は、プログラムカウント
値がＰＣ＿Ｈ以下か否かを示す比較結果信号を出力す
る。アンド・ゲート２８は両比較回路２４，２６の比較
結果出力の論理積を割り込み要求切替え手段３０に供給
する。割り込み要求切替え手段３０は、割り込みレベル
選択データ信号に応じて、外部からの複数の割り込み処
理要求入力のうちの一つをアンド・ゲート２８の出力で
置き換える。これによって、プログラムカウンタ２２の
カウント値に応じた処理を割り込みにより実行させるこ
とが可能になり、これを検証に利用する。
にする。 【解決手段】 メモリ・システム１６のアドレス出力Ｐ
Ｃ＿Ｈ、ＰＣ＿Ｌが示すデータ・アドレスに、検証した
いプログラム・アドレス値を書き込み、ＰＣ＿ＩＬに検
証に使用する割り込み信号を指定するデータを書き込
む。比較回路２４は、プログラム・カウンタ２２のプロ
グラムカウント値がＰＣ＿Ｌ以上かどうかを示す比較結
果信号を出力し、比較回路２６は、プログラムカウント
値がＰＣ＿Ｈ以下か否かを示す比較結果信号を出力す
る。アンド・ゲート２８は両比較回路２４，２６の比較
結果出力の論理積を割り込み要求切替え手段３０に供給
する。割り込み要求切替え手段３０は、割り込みレベル
選択データ信号に応じて、外部からの複数の割り込み処
理要求入力のうちの一つをアンド・ゲート２８の出力で
置き換える。これによって、プログラムカウンタ２２の
カウント値に応じた処理を割り込みにより実行させるこ
とが可能になり、これを検証に利用する。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサに関
し、より具体的には、動作内容を検証する検証機能を具
備するプロセッサに関する。
し、より具体的には、動作内容を検証する検証機能を具
備するプロセッサに関する。
【０００２】
【従来の技術】従来、プロセッサの動作を検証するに
は、インサーキット・エミュレータ、即ち、回路実装状
態でプロセッサを逐次的に動作させることができ、内部
メモリなどの状態を外部から観察及び変更できる装置が
使用されてきた。
は、インサーキット・エミュレータ、即ち、回路実装状
態でプロセッサを逐次的に動作させることができ、内部
メモリなどの状態を外部から観察及び変更できる装置が
使用されてきた。
【０００３】また、プロセッサ自身の処理、及び、プロ
セッサとその周辺装置との協調処理を適宜に変更する手
段として、割り込み処理がある。割り込みは、分岐命令
と同じく、命令実行の通常の流れを変えるものであり、
そもそもは、算術演算エラー処理及び、各種プロセッサ
周辺イベントのリアルタイム応答のために考案されたも
のである。
セッサとその周辺装置との協調処理を適宜に変更する手
段として、割り込み処理がある。割り込みは、分岐命令
と同じく、命令実行の通常の流れを変えるものであり、
そもそもは、算術演算エラー処理及び、各種プロセッサ
周辺イベントのリアルタイム応答のために考案されたも
のである。
【０００４】
【発明が解決しようとする課題】インサーキット・エミ
ュレータは、そのハードウェア規模が、本来のプロセッ
サと比較して大きなものとなること、及び、量産効果が
低い等の理由から集積化が困難であり、プロセッサを構
成要素とする種々の情報処理回路にあって、プロセッサ
とその周囲の回路装置の動作を併せて検証するには、電
気的特性の信頼性を維持するのが困難であるだけでな
く、プロセッサの本来の処理速度でのエミュレーション
が困難になってきている。
ュレータは、そのハードウェア規模が、本来のプロセッ
サと比較して大きなものとなること、及び、量産効果が
低い等の理由から集積化が困難であり、プロセッサを構
成要素とする種々の情報処理回路にあって、プロセッサ
とその周囲の回路装置の動作を併せて検証するには、電
気的特性の信頼性を維持するのが困難であるだけでな
く、プロセッサの本来の処理速度でのエミュレーション
が困難になってきている。
【０００５】本発明は、このような問題点を解決し、プ
ロセッサの動作を小さな回路構成で容易に検証できる検
証装置を提示することを目的とする。
ロセッサの動作を小さな回路構成で容易に検証できる検
証装置を提示することを目的とする。
【０００６】本発明はまた、プロセッサＩＣに一体化し
やすい検証装置を提示することを目的とする。
やすい検証装置を提示することを目的とする。
【０００７】本発明はまた、モニタ・ピンを付加する必
要無しに、プロセッサＩＣに一体化できる検証装置を提
示することを目的とする。
要無しに、プロセッサＩＣに一体化できる検証装置を提
示することを目的とする。
【０００８】本発明は更に、検証機能を具備するプロセ
ッサを提示することを目的とする。
ッサを提示することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るプロセッサ
は、与えられたプログラムの内容に従って命令を実行す
るプロセッサであって、次に実行する命令のプログラム
アドレスを発生するプログラム・カウンタのカウント値
に応じてシーケンサへの割り込み要求信号を生成する割
り込み要求手段を具備することを特徴とする。
は、与えられたプログラムの内容に従って命令を実行す
るプロセッサであって、次に実行する命令のプログラム
アドレスを発生するプログラム・カウンタのカウント値
に応じてシーケンサへの割り込み要求信号を生成する割
り込み要求手段を具備することを特徴とする。
【００１０】また、本発明に係るプロセッサは、与えら
れたプログラムの内容に従って命令を実行するプロセッ
サであって、次に実行する命令のプログラムアドレスを
発生するプログラム・カウンタのカウント値と所定のア
ドレス又はアドレス範囲を比較する比較手段と、当該比
較手段の出力に応じてシーケンサへの割り込み要求信号
を生成する割り込み要求手段とを具備することを特徴と
する。
れたプログラムの内容に従って命令を実行するプロセッ
サであって、次に実行する命令のプログラムアドレスを
発生するプログラム・カウンタのカウント値と所定のア
ドレス又はアドレス範囲を比較する比較手段と、当該比
較手段の出力に応じてシーケンサへの割り込み要求信号
を生成する割り込み要求手段とを具備することを特徴と
する。
【００１１】更に、本発明に係るプロセッサは、与えら
れたプログラムの内容に従って命令を実行するプロセッ
サであって、次に実行する命令のプログラムアドレスを
発生するプログラム・カウンタのカウント値と第１のア
ドレスとを比較し、その比較結果を出力する第１の比較
手段と、当該プログラム・カウンタのカウント値と第２
のアドレスとを比較し、その比較結果を出力する第２の
比較手段と、当該第１及び第２の比較手段の出力を論理
演算する論理演算手段と、割り込み切替え制御信号に応
じて、プロセッサ外部から供給される割り込み要求信号
及び当該論理演算手段の出力からシーケンサへの割り込
み要求信号を生成する割り込み要求手段とを具備するこ
とを特徴とする。
れたプログラムの内容に従って命令を実行するプロセッ
サであって、次に実行する命令のプログラムアドレスを
発生するプログラム・カウンタのカウント値と第１のア
ドレスとを比較し、その比較結果を出力する第１の比較
手段と、当該プログラム・カウンタのカウント値と第２
のアドレスとを比較し、その比較結果を出力する第２の
比較手段と、当該第１及び第２の比較手段の出力を論理
演算する論理演算手段と、割り込み切替え制御信号に応
じて、プロセッサ外部から供給される割り込み要求信号
及び当該論理演算手段の出力からシーケンサへの割り込
み要求信号を生成する割り込み要求手段とを具備するこ
とを特徴とする。
【００１２】当該第１及び第２のアドレスを適当な値に
設定し、当該割り込み切替え制御信号を適切に設定する
ことにより、プロセッサの内部状態のデータなどを自在
に取り出すことができる。
設定し、当該割り込み切替え制御信号を適切に設定する
ことにより、プロセッサの内部状態のデータなどを自在
に取り出すことができる。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１４】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は、３つの独立したアドレス入力Ｒ
Ａ，ＲＢ，ＷＡ、これらの各アドレスＲＡ，ＲＢ，ＷＡ
に対応するレジスタの内容を出力するデータ出力ＱＡ，
ＱＢ、レジスタへデータを入力するデータ入力ＤＩ、及
び、レジスタへの書き込みを制御する書き込みイネーブ
ル信号の入力端子ＷＥを有するレジスタ・ファイル（Ｒ
ＧＦ）である。
ック図を示す。１０は、３つの独立したアドレス入力Ｒ
Ａ，ＲＢ，ＷＡ、これらの各アドレスＲＡ，ＲＢ，ＷＡ
に対応するレジスタの内容を出力するデータ出力ＱＡ，
ＱＢ、レジスタへデータを入力するデータ入力ＤＩ、及
び、レジスタへの書き込みを制御する書き込みイネーブ
ル信号の入力端子ＷＥを有するレジスタ・ファイル（Ｒ
ＧＦ）である。
【００１５】１２は、２つのデータ入力ＳＡ，ＳＢ、こ
れらの入力データの演算結果のデータ出力ＤＯ及び演算
制御入力ｃｎｔを有する演算器（ＬＩＵ）であり、１４
は、２つのデータ入力ＳＡ，ＳＢ、これらの入力データ
の演算結果のデータ出力ＤＯ、及び演算制御入力ｃｎｔ
を有する演算器（ＳＩＵ）である。
れらの入力データの演算結果のデータ出力ＤＯ及び演算
制御入力ｃｎｔを有する演算器（ＬＩＵ）であり、１４
は、２つのデータ入力ＳＡ，ＳＢ、これらの入力データ
の演算結果のデータ出力ＤＯ、及び演算制御入力ｃｎｔ
を有する演算器（ＳＩＵ）である。
【００１６】１６はデータ及びインストラクションを記
憶するメモリシステム（ＭＥＭ）であって、データ・ア
ドレス入力ＤＡ、データ入出力ＤＩＯ、インストラクシ
ョン・アドレス入力ＩＡ、インストラクション出力ＩＳ
Ｏ、あらかじめ定められた異なる３つのアドレスを出力
するアドレス・データ出力ＰＣ＿Ｈ，ＰＣ＿Ｌ，ＰＣ＿
ＩＬを有し、ＲＯＭ、ＲＡＭ、磁気ディスク及び外部Ｉ
／Ｏ等からなる。メモリ・システム１６はまた、キャッ
シュ及び仮想記憶等の手法で階層化されて構成されるこ
ともある。
憶するメモリシステム（ＭＥＭ）であって、データ・ア
ドレス入力ＤＡ、データ入出力ＤＩＯ、インストラクシ
ョン・アドレス入力ＩＡ、インストラクション出力ＩＳ
Ｏ、あらかじめ定められた異なる３つのアドレスを出力
するアドレス・データ出力ＰＣ＿Ｈ，ＰＣ＿Ｌ，ＰＣ＿
ＩＬを有し、ＲＯＭ、ＲＡＭ、磁気ディスク及び外部Ｉ
／Ｏ等からなる。メモリ・システム１６はまた、キャッ
シュ及び仮想記憶等の手法で階層化されて構成されるこ
ともある。
【００１７】１８は、２つのデータ入力ＳＡ，ＳＢ、１
つのデータ出力ＤＯ、アドレス出力ＤＡ、メモリ入出力
ＭＩＯ及び制御入力ｃｎｔを有し、制御入力ｃｎｔに供
給される制御信号に従い、データ入力ＳＡ，ＳＢの入力
データから生成したアドレスをアドレス出力ＤＡから出
力し、メモリ入出力ＭＩＯを経由してレジスタ・ファイ
ル（ＲＧＦ）１０とメモリ・システム（ＭＥＭ）１６と
の間でデータを相互に転送し、また、プロセッサ外の素
子とデータを授受するためのポートＥＸＴ＿ＩＯを利用
して装置外の回路との間でデータを転送するメモリ・イ
ンタフェース（ＭＩＦ）である。
つのデータ出力ＤＯ、アドレス出力ＤＡ、メモリ入出力
ＭＩＯ及び制御入力ｃｎｔを有し、制御入力ｃｎｔに供
給される制御信号に従い、データ入力ＳＡ，ＳＢの入力
データから生成したアドレスをアドレス出力ＤＡから出
力し、メモリ入出力ＭＩＯを経由してレジスタ・ファイ
ル（ＲＧＦ）１０とメモリ・システム（ＭＥＭ）１６と
の間でデータを相互に転送し、また、プロセッサ外の素
子とデータを授受するためのポートＥＸＴ＿ＩＯを利用
して装置外の回路との間でデータを転送するメモリ・イ
ンタフェース（ＭＩＦ）である。
【００１８】２０は、レジスタ・ファイル読み出しアド
レス出力ＲＡ，ＲＢ、レジスタ・ファイル書き込み制御
信号出力ＷＥ、レジスタ・ファイル書き込みアドレス出
力ＷＡ、演算器制御信号出力ＣＳＵ，ＣＬＵ、メモリ・
インタフェース制御信号出力ＣＭＩ、データ入力ＤＩ、
メモリ入力ＩＩＮ及びメモリ・アドレス出力ＰＣＯを有
し、メモリ・アドレス出力ＰＣＯから出力されるアドレ
スで特定されるメモリ・システム１６内の記憶位置から
インストラクションを読み出してメモリ入力ＩＩＮから
取り込み、そのインストラクションに従い、レジスタ・
ファイル（ＲＧＦ）１０、演算器（ＬＩＵ，ＳＩＵ）１
２，１４及びメモリ・インタフェース（ＭＩＦ）１８を
制御するシーケンサ（ＳＥＱ）である。
レス出力ＲＡ，ＲＢ、レジスタ・ファイル書き込み制御
信号出力ＷＥ、レジスタ・ファイル書き込みアドレス出
力ＷＡ、演算器制御信号出力ＣＳＵ，ＣＬＵ、メモリ・
インタフェース制御信号出力ＣＭＩ、データ入力ＤＩ、
メモリ入力ＩＩＮ及びメモリ・アドレス出力ＰＣＯを有
し、メモリ・アドレス出力ＰＣＯから出力されるアドレ
スで特定されるメモリ・システム１６内の記憶位置から
インストラクションを読み出してメモリ入力ＩＩＮから
取り込み、そのインストラクションに従い、レジスタ・
ファイル（ＲＧＦ）１０、演算器（ＬＩＵ，ＳＩＵ）１
２，１４及びメモリ・インタフェース（ＭＩＦ）１８を
制御するシーケンサ（ＳＥＱ）である。
【００１９】２２は、データ入力ＳＡ，ＳＢ、データ出
力ＤＯ、アドレス出力ＰＣＯ及び制御入力ＣＮＴを有す
るプログラム・カウンタ（ＰＣ）であり、制御入力ＣＮ
Ｔに入力される制御信号に応じてアドレスをアドレス出
力ＰＣＯから出力する。
力ＤＯ、アドレス出力ＰＣＯ及び制御入力ＣＮＴを有す
るプログラム・カウンタ（ＰＣ）であり、制御入力ＣＮ
Ｔに入力される制御信号に応じてアドレスをアドレス出
力ＰＣＯから出力する。
【００２０】２４，２６は、２つの入力Ａ１，Ａ２及び
１つの出力Ｙを有し、２つの入力Ａ１、Ａ２の入力デー
タの大小を比較し、その比較結果を出力Ｙから出力する
比較回路である。２８は比較回路２４，２６の出力Ｙの
論理積をとるアンド・ゲート、３０は、割り込み切り替
え制御入力ＩＮＴ＿ＳＷを有し、アンドゲート２８の出
力とプロセッサ外部から供給される割り込み要求信号か
らシーケンサ２０への割り込み処理要求信号を生成する
割り込み要求切替え手段である。
１つの出力Ｙを有し、２つの入力Ａ１、Ａ２の入力デー
タの大小を比較し、その比較結果を出力Ｙから出力する
比較回路である。２８は比較回路２４，２６の出力Ｙの
論理積をとるアンド・ゲート、３０は、割り込み切り替
え制御入力ＩＮＴ＿ＳＷを有し、アンドゲート２８の出
力とプロセッサ外部から供給される割り込み要求信号か
らシーケンサ２０への割り込み処理要求信号を生成する
割り込み要求切替え手段である。
【００２１】レジスタ・ファイル１０のデータ出力ＱＡ
は、演算器１２、１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＡ、並び
にシーケンサ２０のデータ入力ＤＩに供給されている。
は、演算器１２、１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＡ、並び
にシーケンサ２０のデータ入力ＤＩに供給されている。
【００２２】レジスタ・ファイル１０のデータ出力ＱＢ
は、演算器１２，１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＢに供給
されている。
は、演算器１２，１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＢに供給
されている。
【００２３】演算器１２，１４、メモリ・インタフェー
ス１８及びプログラム・カウンタ２２の各データ出力Ｄ
Ｏは、レジスタ・ファイル１０のデータ入力ＤＩに接続
されている。
ス１８及びプログラム・カウンタ２２の各データ出力Ｄ
Ｏは、レジスタ・ファイル１０のデータ入力ＤＩに接続
されている。
【００２４】メモリ・インタフェース１８のメモリ入出
力ＭＩＯは、メモリ・システム１６のデータ入出力ＤＩ
Ｏに接続され、メモリ・インタフェース１８のアドレス
出力ＤＡは、メモリシステム１６のデータ・アドレス入
力ＤＡに接続されている。
力ＭＩＯは、メモリ・システム１６のデータ入出力ＤＩ
Ｏに接続され、メモリ・インタフェース１８のアドレス
出力ＤＡは、メモリシステム１６のデータ・アドレス入
力ＤＡに接続されている。
【００２５】メモリ・システム１６のデータ出力ＰＣ＿
ＩＬは、割り込み要求切替え手段３０の制御入力ＩＮＴ
＿ＳＷに接続されている。メモリ・システム１６のデー
タ出力ＰＣ＿Ｈ，ＰＣ＿Ｌはそれぞれ、比較回路２６の
入力Ａ及び比較回路２４の入力Ｂに接続されている。
ＩＬは、割り込み要求切替え手段３０の制御入力ＩＮＴ
＿ＳＷに接続されている。メモリ・システム１６のデー
タ出力ＰＣ＿Ｈ，ＰＣ＿Ｌはそれぞれ、比較回路２６の
入力Ａ及び比較回路２４の入力Ｂに接続されている。
【００２６】プログラム・カウンタ２２のメモリ・アド
レス出力ＰＣＯは、メモリ・システム１６のインストラ
クション・アドレスＩＡ、比較回路２４の入力Ａ及び比
較回路２６の入力Ｂに接続されている。
レス出力ＰＣＯは、メモリ・システム１６のインストラ
クション・アドレスＩＡ、比較回路２４の入力Ａ及び比
較回路２６の入力Ｂに接続されている。
【００２７】比較回路２４，２６の各出力は、アンドゲ
ート２８の各入力に接続されており、アンド・ゲート２
８の出力は、割り込み要求切替え手段３０に供給されて
いる。
ート２８の各入力に接続されており、アンド・ゲート２
８の出力は、割り込み要求切替え手段３０に供給されて
いる。
【００２８】シーケンサ２０のインストラクション入力
ＩＩＮは、メモリ・システム１６のインストラクション
出力ＩＳＯに接続されている。
ＩＩＮは、メモリ・システム１６のインストラクション
出力ＩＳＯに接続されている。
【００２９】シーケンサ２０のレジスタ・ファイル読み
出しアドレス出力ＲＡ，ＲＢ、レジスタ・ファイル書き
込み制御信号出力ＷＥ及びレジスタ・ファイル書き込み
アドレス出力ＷＡはそれぞれ、レジスタ・ファイル１０
のレジスタ・ファイル読み出しアドレス入力ＲＡ,Ｒ
Ｂ、書き込み制御信号入力ＷＥ及び書き込みアドレス入
力ＷＡに接続されている。
出しアドレス出力ＲＡ，ＲＢ、レジスタ・ファイル書き
込み制御信号出力ＷＥ及びレジスタ・ファイル書き込み
アドレス出力ＷＡはそれぞれ、レジスタ・ファイル１０
のレジスタ・ファイル読み出しアドレス入力ＲＡ,Ｒ
Ｂ、書き込み制御信号入力ＷＥ及び書き込みアドレス入
力ＷＡに接続されている。
【００３０】シーケンサ２０の演算器制御信号出力ＣＳ
Ｕ，ＣＬＵはそれぞれ、演算器１２，１４の制御信号入
力ｃｎｔに接続されている。シーケンサ２０のメモリ・
インタフェース制御信号出力ＣＭＩは、メモリ・インタ
フェース１８の制御信号入力ｃｎｔに接続されている。
Ｕ，ＣＬＵはそれぞれ、演算器１２，１４の制御信号入
力ｃｎｔに接続されている。シーケンサ２０のメモリ・
インタフェース制御信号出力ＣＭＩは、メモリ・インタ
フェース１８の制御信号入力ｃｎｔに接続されている。
【００３１】次に、図１に示すプロセッサの割り込み動
作の概要を説明する。図１に示すプロセッサは、公知の
プロセッサと同様に、優先順位に関して複数の割り込み
レベルを具備し、公知のプロセッサと同様の以下の順序
で各割り込み要求が処理される。
作の概要を説明する。図１に示すプロセッサは、公知の
プロセッサと同様に、優先順位に関して複数の割り込み
レベルを具備し、公知のプロセッサと同様の以下の順序
で各割り込み要求が処理される。
【００３２】即ち、同時に複数の割り込み処理要求があ
った場合、又は、低優先順位の割り込み処理実行中に、
より高位の割り込み処理要求があった場合には、より高
位の割り込み処理要求が終了するまで低優先順位の割り
込み処理は休止又は中断される。低優先順位の割り込み
処理は、高位の割り込み処理が終了した後に、開始又は
再開される。
った場合、又は、低優先順位の割り込み処理実行中に、
より高位の割り込み処理要求があった場合には、より高
位の割り込み処理要求が終了するまで低優先順位の割り
込み処理は休止又は中断される。低優先順位の割り込み
処理は、高位の割り込み処理が終了した後に、開始又は
再開される。
【００３３】ある優先順位の割り込み処理の実行中に、
実行中の割り込み処理と同じ優先順位又は低位の割り込
み要求があったときには、供給された割り込み処理を記
憶しておき、実行中の割り込み処理を終了した後に、そ
の記憶していた割り込み要求に基づく割り込み処理を開
始する。
実行中の割り込み処理と同じ優先順位又は低位の割り込
み要求があったときには、供給された割り込み処理を記
憶しておき、実行中の割り込み処理を終了した後に、そ
の記憶していた割り込み要求に基づく割り込み処理を開
始する。
【００３４】実行中の割り込み処理が終了した場合で、
待機中の割り込み要求が複数あるときには、優先順位の
高い割り込み処理を実行する。勿論、優先順位が同じ複
数の割り込み要求が待機している場合には、より早く要
求された割り込み処理を実行する。
待機中の割り込み要求が複数あるときには、優先順位の
高い割り込み処理を実行する。勿論、優先順位が同じ複
数の割り込み要求が待機している場合には、より早く要
求された割り込み処理を実行する。
【００３５】割り込みは、優先度により分類された割り
込み要求毎に予め分岐先アドレスが設定されており、割
り込み処理では、割り込み要求入力に対して、該当する
アドレスからプログラム中の割り込み復帰命令までのプ
ログラムが実行される。
込み要求毎に予め分岐先アドレスが設定されており、割
り込み処理では、割り込み要求入力に対して、該当する
アドレスからプログラム中の割り込み復帰命令までのプ
ログラムが実行される。
【００３６】次に、本実施例における、割り込み動作を
利用した検証機構を説明する。メモリ・システム１６の
アドレス出力ＰＣ＿Ｈ、ＰＣ＿Ｌが示すデータ・アドレ
スのメモリに検証したいプログラム・アドレス値を書き
込み、ＰＣ＿ＩＬに検証に使用する割り込み信号を指定
するデータを書き込む。この書き込み動作は、プロセッ
サ自身がプログラム内のストア命令で行うことも可能で
あるし、プロセッサ外とデータの授受を行うためのポー
トＥＸＴ＿ＩＯを利用して、メモリ・インタフェース１
８を経由してプロセッサ外から設定することも可能であ
る。
利用した検証機構を説明する。メモリ・システム１６の
アドレス出力ＰＣ＿Ｈ、ＰＣ＿Ｌが示すデータ・アドレ
スのメモリに検証したいプログラム・アドレス値を書き
込み、ＰＣ＿ＩＬに検証に使用する割り込み信号を指定
するデータを書き込む。この書き込み動作は、プロセッ
サ自身がプログラム内のストア命令で行うことも可能で
あるし、プロセッサ外とデータの授受を行うためのポー
トＥＸＴ＿ＩＯを利用して、メモリ・インタフェース１
８を経由してプロセッサ外から設定することも可能であ
る。
【００３７】設定されたアドレス値は、比較回路２４，
２６の一方の入力に印加されており、比較回路２４，２
６の他方の入力には、プログラム・カウンタ２２のプロ
グラム・カウント値が印加されている。比較回路２４，
２６は両入力を比較し、比較回路２４は、プログラムカ
ウント値がＰＣ＿Ｌ以上かどうかを示す比較結果信号を
出力し、比較回路２６は、プログラムカウント値がＰＣ
＿Ｈ以下か否かを示す比較結果信号を出力する。アンド
・ゲート２８は両比較回路２４，２６の比較結果出力の
論理積を割り込み要求切替え手段３０に供給する。割り
込み要求切替え手段３０は、割り込みレベル選択データ
信号に応じて、外部からの複数の割り込み処理要求入力
のうちの一つをアンド・ゲート２８の出力で置き換え
る。これによって、プログラムカウンタ２２のカウント
値に応じた処理を割り込みにより実行させることが可能
になる。これを動作検証に利用する。
２６の一方の入力に印加されており、比較回路２４，２
６の他方の入力には、プログラム・カウンタ２２のプロ
グラム・カウント値が印加されている。比較回路２４，
２６は両入力を比較し、比較回路２４は、プログラムカ
ウント値がＰＣ＿Ｌ以上かどうかを示す比較結果信号を
出力し、比較回路２６は、プログラムカウント値がＰＣ
＿Ｈ以下か否かを示す比較結果信号を出力する。アンド
・ゲート２８は両比較回路２４，２６の比較結果出力の
論理積を割り込み要求切替え手段３０に供給する。割り
込み要求切替え手段３０は、割り込みレベル選択データ
信号に応じて、外部からの複数の割り込み処理要求入力
のうちの一つをアンド・ゲート２８の出力で置き換え
る。これによって、プログラムカウンタ２２のカウント
値に応じた処理を割り込みにより実行させることが可能
になる。これを動作検証に利用する。
【００３８】例えば、あるアドレスＡ０の命令をアクセ
スした時点でのレジスタの履歴を取得したい場合には、
アドレスＰＣ＿Ｈ，ＰＣ＿Ｌに、前述の方法を用いて値
Ａ０を書き込む。ＰＣ＿ＩＬには、割り込み要求切替え
手段３０が最上位の優先順位を有する割り込み要求入力
としてアンド・ゲート２８の出力を選択するような値を
書き込む。最上位割り込み要求に対する処理として、レ
ジスタの値を、メモリ・システム１６又はプロセッサ外
に出力するプログラムを記述しておく。これによって、
他のいかなる割り込み処理の実行の有無に関わらず、所
望のアドレスの命令にアクセスした時点のプロセッサの
状態を知ることができる。
スした時点でのレジスタの履歴を取得したい場合には、
アドレスＰＣ＿Ｈ，ＰＣ＿Ｌに、前述の方法を用いて値
Ａ０を書き込む。ＰＣ＿ＩＬには、割り込み要求切替え
手段３０が最上位の優先順位を有する割り込み要求入力
としてアンド・ゲート２８の出力を選択するような値を
書き込む。最上位割り込み要求に対する処理として、レ
ジスタの値を、メモリ・システム１６又はプロセッサ外
に出力するプログラムを記述しておく。これによって、
他のいかなる割り込み処理の実行の有無に関わらず、所
望のアドレスの命令にアクセスした時点のプロセッサの
状態を知ることができる。
【００３９】また、あるアドレスの範囲内でのマシンの
状態の詳細を把握したい場合には、アドレスＰＣ＿Ｈに
そのアドレス範囲の上限アドレスＡｈを設定すると共
に、ＰＣ＿Ｌにはそのアドレス範囲の下限アドレスＡｌ
を設定し、ＰＣ＿ＩＬには、割り込み要求切替え手段３
０が２番目の優先順位を有する割り込み要求入力として
アンド・ゲート２８の出力を選択するような値を書き込
む。この２番目の優先順位を有する割り込み要求に対す
る処理として、２番目の割り込み要求入力があった時点
の命令アドレスを保持している以外、何もしないプログ
ラムを記述しておく。また、最上位優先順位の割り込み
処理要求に対する処理として、保持された命令アドレス
から最上位割り込み要求がある毎にプログラムの進行を
１命令ずつ進めるようなプログラムを記述しておく。こ
れにより、あるアドレスの範囲内のマシンの状態を詳細
に把握できる。いうまでもないが、最上位優先順位の割
り込み処理として、前述したレジスタ履歴の取得処理を
付加しても良い。
状態の詳細を把握したい場合には、アドレスＰＣ＿Ｈに
そのアドレス範囲の上限アドレスＡｈを設定すると共
に、ＰＣ＿Ｌにはそのアドレス範囲の下限アドレスＡｌ
を設定し、ＰＣ＿ＩＬには、割り込み要求切替え手段３
０が２番目の優先順位を有する割り込み要求入力として
アンド・ゲート２８の出力を選択するような値を書き込
む。この２番目の優先順位を有する割り込み要求に対す
る処理として、２番目の割り込み要求入力があった時点
の命令アドレスを保持している以外、何もしないプログ
ラムを記述しておく。また、最上位優先順位の割り込み
処理要求に対する処理として、保持された命令アドレス
から最上位割り込み要求がある毎にプログラムの進行を
１命令ずつ進めるようなプログラムを記述しておく。こ
れにより、あるアドレスの範囲内のマシンの状態を詳細
に把握できる。いうまでもないが、最上位優先順位の割
り込み処理として、前述したレジスタ履歴の取得処理を
付加しても良い。
【００４０】図２は、図１に示すプロセッサを使用する
ディジタル映像記録再生装置の概略構成ブロック図を示
す。１１０は、変換・逆変換、圧縮・伸長、誤り検出訂
正符号化・復号化及び変調・復調の各処理を実行する演
算処理装置、１１２は、演算処理装置１１０により処理
された映像・音声情報を不図示の磁気記録系へ変換する
電磁変換系、１１４は、演算処理装置１１０における処
理のために映像音声情報を記憶するメモリ、１１６は図
１に示すプロセッサからなり、音声信号処理を実行する
と共に他の構成要素を制御する制御回路、１１８は制御
回路１１６で必要とする情報を記憶するメモリである。
ディジタル映像記録再生装置の概略構成ブロック図を示
す。１１０は、変換・逆変換、圧縮・伸長、誤り検出訂
正符号化・復号化及び変調・復調の各処理を実行する演
算処理装置、１１２は、演算処理装置１１０により処理
された映像・音声情報を不図示の磁気記録系へ変換する
電磁変換系、１１４は、演算処理装置１１０における処
理のために映像音声情報を記憶するメモリ、１１６は図
１に示すプロセッサからなり、音声信号処理を実行する
と共に他の構成要素を制御する制御回路、１１８は制御
回路１１６で必要とする情報を記憶するメモリである。
【００４１】１２０は、比較的低速のデータを転送する
データ・インターフェース、１２２は、主に演算処理装
置１１０とメモリ１１４の間で高速にデータを転送する
データ・インターフェース、１２４は、図示しない記憶
媒体制御系等との間でデータを転送するデータ・インタ
ーフェース、１２６は、メモリ１１８、データ・インタ
ーフェース１２０、データ・インターフェース１２４を
制御回路１１６の記憶空間としてマッピングするメモリ
・マネジメント・ユニット（ＭＭＵ）である。
データ・インターフェース、１２２は、主に演算処理装
置１１０とメモリ１１４の間で高速にデータを転送する
データ・インターフェース、１２４は、図示しない記憶
媒体制御系等との間でデータを転送するデータ・インタ
ーフェース、１２６は、メモリ１１８、データ・インタ
ーフェース１２０、データ・インターフェース１２４を
制御回路１１６の記憶空間としてマッピングするメモリ
・マネジメント・ユニット（ＭＭＵ）である。
【００４２】１２８は映像入力端子、１３０は映像出力
端子であり、共に演算処理装置１１０に接続する。１３
２は音声入力端子、１３４は音声出力端子であり、とも
にデータ・インターフェース１２０に接続する。１３６
は図示しない記憶媒体制御系等を接続する外部入出力端
子であり、データ・インターフェース１２４に接続す
る。
端子であり、共に演算処理装置１１０に接続する。１３
２は音声入力端子、１３４は音声出力端子であり、とも
にデータ・インターフェース１２０に接続する。１３６
は図示しない記憶媒体制御系等を接続する外部入出力端
子であり、データ・インターフェース１２４に接続す
る。
【００４３】１３８は割り込み制御信号の入力端子、１
４０はリセット信号の入力端子であり、これらの入力信
号は、制御回路１１６に印加される。入力端子１３８に
は、音声信号のサンプリング、映像信号の同期タイミン
グ及び利用者の操作等に応じて発生した割り込み信号が
入力される。
４０はリセット信号の入力端子であり、これらの入力信
号は、制御回路１１６に印加される。入力端子１３８に
は、音声信号のサンプリング、映像信号の同期タイミン
グ及び利用者の操作等に応じて発生した割り込み信号が
入力される。
【００４４】映像入力端子１２８に入力するディジタル
映像信号データは、演算処理装置１１０に印加される。
演算処理装置１１０は、高速データ・インターフェース
１２２を介して接続するメモリ１１４を使用して、映像
入力端子１２８からのディジタル映像信号データに、シ
ャッフリング、ＤＣＴなどのデータ変換、ハフマン符号
化等の圧縮処理及びリードソロモン符号化等の誤り検出
訂正符号化を施す。
映像信号データは、演算処理装置１１０に印加される。
演算処理装置１１０は、高速データ・インターフェース
１２２を介して接続するメモリ１１４を使用して、映像
入力端子１２８からのディジタル映像信号データに、シ
ャッフリング、ＤＣＴなどのデータ変換、ハフマン符号
化等の圧縮処理及びリードソロモン符号化等の誤り検出
訂正符号化を施す。
【００４５】また、音声入力端子１３２に入力する音声
データは、データ・インターフェース１２０に印加され
る。データ・インターフェース１２０がＭＭＵ１２６を
経由して制御回路１１６の記憶空間の一部にマッピング
されているので、音声入力端子１３２からの音声データ
は、制御回路１１６がデータ取り込み命令をその記憶空
間に対して実行することにより、制御回路１１６に取り
込まれる。制御回路１１６は、入力した音声データにフ
ェード処理等を施した後、ＭＭＵ１２６を経由してデー
タ・インターフェース１２０の、データ・インターフェ
ース１２２によりアクセス可能な箇所にストアする。
データは、データ・インターフェース１２０に印加され
る。データ・インターフェース１２０がＭＭＵ１２６を
経由して制御回路１１６の記憶空間の一部にマッピング
されているので、音声入力端子１３２からの音声データ
は、制御回路１１６がデータ取り込み命令をその記憶空
間に対して実行することにより、制御回路１１６に取り
込まれる。制御回路１１６は、入力した音声データにフ
ェード処理等を施した後、ＭＭＵ１２６を経由してデー
タ・インターフェース１２０の、データ・インターフェ
ース１２２によりアクセス可能な箇所にストアする。
【００４６】その後、音声データはデータ・インターフ
ェース１２０からデータ・インターフェース１２２に転
送され、メモリ１１４に書き込まれる。メモリ１１４へ
の書き込みの際、時系列的に隣接する音声データは、メ
モリ１１４のメモリ空間上、異なった場所に書き込ま
れ、これにより、シャッフリングが行なわれる。メモリ
１１４にシャッフリングされて書き込まれた音声データ
は、読み出され、演算処理装置１１０により誤り検出訂
正符号化される。
ェース１２０からデータ・インターフェース１２２に転
送され、メモリ１１４に書き込まれる。メモリ１１４へ
の書き込みの際、時系列的に隣接する音声データは、メ
モリ１１４のメモリ空間上、異なった場所に書き込ま
れ、これにより、シャッフリングが行なわれる。メモリ
１１４にシャッフリングされて書き込まれた音声データ
は、読み出され、演算処理装置１１０により誤り検出訂
正符号化される。
【００４７】演算処理装置１１０は、このように誤り検
出訂正符号化された映像データ及び音声データにビタビ
符号等の変調処理を施し、電磁変換系１１２を介して図
示しない記録再生系に供給する。このようにして、記録
再生系で映像と音声が記録される。
出訂正符号化された映像データ及び音声データにビタビ
符号等の変調処理を施し、電磁変換系１１２を介して図
示しない記録再生系に供給する。このようにして、記録
再生系で映像と音声が記録される。
【００４８】図示しない記録再生系に記録された信号
は、再生時には、電磁変換系１１２を介して演算処理装
置１１０に供給される。演算処理装置１１０は、電磁変
換系１１２からの再生信号を復調処理し、その後、映像
情報については、誤り検出訂正処理、伸長処理、データ
逆変換処理及び補間処理等を施して、映像出力端子１３
０に出力し、音声情報については、誤り検出訂正処理
し、データ・インターフェース１２２を介してデータ・
インターフェース１２０に供給する。データ・インター
フェース１２０に供給された音声データは、制御回路１
１６がＭＭＵ１２６に該当する記憶空間へのロード命令
を発行することで、制御回路１１６に取り込まれる。こ
の際、記録時のシャッフリングを戻すデシャッフリング
が行なわれる。デシャッフリングにより時系列的にも復
元された音声データは、補間処理及びフェード処理等を
施され、データ・インターフェース１２０の音声出力記
憶空間にストアされ、音声出力端子１３４から出力され
る。
は、再生時には、電磁変換系１１２を介して演算処理装
置１１０に供給される。演算処理装置１１０は、電磁変
換系１１２からの再生信号を復調処理し、その後、映像
情報については、誤り検出訂正処理、伸長処理、データ
逆変換処理及び補間処理等を施して、映像出力端子１３
０に出力し、音声情報については、誤り検出訂正処理
し、データ・インターフェース１２２を介してデータ・
インターフェース１２０に供給する。データ・インター
フェース１２０に供給された音声データは、制御回路１
１６がＭＭＵ１２６に該当する記憶空間へのロード命令
を発行することで、制御回路１１６に取り込まれる。こ
の際、記録時のシャッフリングを戻すデシャッフリング
が行なわれる。デシャッフリングにより時系列的にも復
元された音声データは、補間処理及びフェード処理等を
施され、データ・インターフェース１２０の音声出力記
憶空間にストアされ、音声出力端子１３４から出力され
る。
【００４９】割り込み制御信号入力端子１３８には、音
声信号のサンプリングや、映像信号の同期タイミング及
び利用者の操作等に応じて発生した割り込み信号が入力
されており、制御回路１１６は、入力した割り込み信号
に応じた処理を実行する。
声信号のサンプリングや、映像信号の同期タイミング及
び利用者の操作等に応じて発生した割り込み信号が入力
されており、制御回路１１６は、入力した割り込み信号
に応じた処理を実行する。
【００５０】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、非常に簡単な回路を付加するだけ
で、プロセッサの動作を検証できるようになり、実用
上、著しい効果がある。
に、本発明によれば、非常に簡単な回路を付加するだけ
で、プロセッサの動作を検証できるようになり、実用
上、著しい効果がある。
【図１】 本発明の一実施例の概略構成ブロック図であ
る。
る。
【図２】 本実施例に係るプロセッサを使用するディジ
タル映像音声記録再生装置の概略構成ブロック図であ
る。
タル映像音声記録再生装置の概略構成ブロック図であ
る。
１０：レジスタ・ファイル（ＲＧＦ） １２：演算器（ＬＩＵ） １４：演算器（ＳＩＵ） １６：メモリ・システム（ＭＥＭ） １８：メモリ・インターフェース ２０：シーケンサ ２２：プログラム・カウンタ・ユニット（ＰＣＵ） ２４，２６：比較回路 ２８：アンド・ゲート ３０：割り込み要求切替え手段 １１０：演算処理装置 １１２：電磁変換系 １１４：メモリ １１６：制御回路 １１８：メモリ １２０：データ・インターフェース １２２：データ・インターフェース １２４：データ・インターフェース １２６：メモリ・マネジメント・ユニット（ＭＭＵ） １２８：映像入力端子 １３０：映像出力端子 １３２：音声入力端子 １３４：音声出力端子 １３６：外部入出力端子 １３８：割り込み信号入力端子 １４０：リセット信号入力端子
Claims (6)
- 【請求項１】 与えられたプログラムの内容に従って命
令を実行するプロセッサであって、次に実行する命令の
プログラムアドレスを発生するプログラム・カウンタの
カウント値に応じてシーケンサへの割り込み要求信号を
生成する割り込み要求手段を具備することを特徴とする
プロセッサ。 - 【請求項２】 与えられたプログラムの内容に従って命
令を実行するプロセッサであって、 次に実行する命令のプログラムアドレスを発生するプロ
グラム・カウンタのカウント値と所定のアドレス又はア
ドレス範囲を比較する比較手段と、 当該比較手段の出力に応じてシーケンサへの割り込み要
求信号を生成する割り込み要求手段とを具備することを
特徴とするプロセッサ。 - 【請求項３】 与えられたプログラムの内容に従って命
令を実行するプロセッサであって、 次に実行する命令のプログラムアドレスを発生するプロ
グラム・カウンタのカウント値と第１のアドレスとを比
較し、その比較結果を出力する第１の比較手段と、 当該プログラム・カウンタのカウント値と第２のアドレ
スとを比較し、その比較結果を出力する第２の比較手段
と、 当該第１及び第２の比較手段の出力を論理演算する論理
演算手段と、 割り込み切替え制御信号に応じて、プロセッサ外部から
供給される割り込み要求信号及び当該論理演算手段の出
力からシーケンサへの割り込み要求信号を生成する割り
込み要求手段とを具備することを特徴とするプロセッ
サ。 - 【請求項４】 当該割り込み切替え制御信号は、当該論
理演算回路の出力に応じた割り込みの優先順位に係わる
信号であることを特徴とする請求項３に記載のプロセッ
サ。 - 【請求項５】 当該第１のアドレス及び第２のアドレス
を記憶するメモリを有し、当該プロセッサ内の命令によ
り当該メモリに当該第１のアドレス及び第２のアドレス
を書き込むことを特徴とする請求項３又は４に記載のプ
ロセッサ。 - 【請求項６】 当該割り込み要求手段により生成される
割り込み要求信号により、当該プロセッサの動作を検証
することを特徴とする請求項１乃至５の何れか１項に記
載のプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225925A JPH1165887A (ja) | 1997-08-22 | 1997-08-22 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9225925A JPH1165887A (ja) | 1997-08-22 | 1997-08-22 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165887A true JPH1165887A (ja) | 1999-03-09 |
Family
ID=16837049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9225925A Pending JPH1165887A (ja) | 1997-08-22 | 1997-08-22 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165887A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
-
1997
- 1997-08-22 JP JP9225925A patent/JPH1165887A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070525 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071106 |