JPS5984292A - Ｃｒｔデイスプレイ制御装置 - Google Patents
Ｃｒｔデイスプレイ制御装置Info
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- JPS5984292A JPS5984292A JP57194558A JP19455882A JPS5984292A JP S5984292 A JPS5984292 A JP S5984292A JP 57194558 A JP57194558 A JP 57194558A JP 19455882 A JP19455882 A JP 19455882A JP S5984292 A JPS5984292 A JP S5984292A
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- JP
- Japan
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- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 2
- 208000007514 Herpes zoster Diseases 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ＣＲＴグラフィックディスプレイシステムに
おけるディスプレイ制御装置に関する。
おけるディスプレイ制御装置に関する。
（２）従来技術と問題点
マイクロコンピュータ、パーソナルコンピュータで用い
られるＲＡＳ Ｉ Ｃ命令には、ＣＲＴグラフィックデ
ィスプレイを行う場合に、ビデオＲＡＭの内容とイメー
ジ信号との論理演算を行った後その結果を再びビデオＲ
ＡＭに書き込むという処理が多数台まれている。このよ
うな論理演算処理は従来よりソフトウェアで行われてい
たため、ドツトがより細かくなってきた場合にそのドツ
ト処理に対するＣＰＵ （中央処理装置）の負担が著し
く増大してしまう。また、ソフトウェアによって上述の
如き論理演算を行うことはグラフィック動作を高速化す
る場合に大きなネックとなる。
られるＲＡＳ Ｉ Ｃ命令には、ＣＲＴグラフィックデ
ィスプレイを行う場合に、ビデオＲＡＭの内容とイメー
ジ信号との論理演算を行った後その結果を再びビデオＲ
ＡＭに書き込むという処理が多数台まれている。このよ
うな論理演算処理は従来よりソフトウェアで行われてい
たため、ドツトがより細かくなってきた場合にそのドツ
ト処理に対するＣＰＵ （中央処理装置）の負担が著し
く増大してしまう。また、ソフトウェアによって上述の
如き論理演算を行うことはグラフィック動作を高速化す
る場合に大きなネックとなる。
さらに、従来技術では、ＣＲＴグラフィックディスグレ
イ処理を行う場合に、インストラクションセット中にあ
らかじめ設けられている命令以外の特殊な論理演算命令
を簡単にしかも高速で処理することが非常に困難であっ
た。
イ処理を行う場合に、インストラクションセット中にあ
らかじめ設けられている命令以外の特殊な論理演算命令
を簡単にしかも高速で処理することが非常に困難であっ
た。
（３）発明の目的
従って本発明は従来技術の上述の問題点を解消するもの
であシ、本発明の目的は、簡単な回路を付加するのみで
ＣＲＴグラフィックディスプレイ処理を大幅に高速化す
ることのできる装置を提供することにある。
であシ、本発明の目的は、簡単な回路を付加するのみで
ＣＲＴグラフィックディスプレイ処理を大幅に高速化す
ることのできる装置を提供することにある。
（４）発明の構成
上述の目的を達成する本発明の特徴は、中央処理装置と
、該中央処理装置によって表示データのｖ込ｉれるビデ
オＲＡＭと、該ビデオＲＡＭに対する読み出し動作及び
書き込み動作を伴う処理を行う所定の命令を識別する回
路と、該所定命令が識別された場合に前記ビデオＲＡＭ
の内容を読み出して論理演算を行う回路とを備え、前記
所定命令発生時は、前記中央処理装置の出力を無視して
該論理演算回路の出力を前記ビデオＲＡＭに書き込むよ
うにしたことにある。
、該中央処理装置によって表示データのｖ込ｉれるビデ
オＲＡＭと、該ビデオＲＡＭに対する読み出し動作及び
書き込み動作を伴う処理を行う所定の命令を識別する回
路と、該所定命令が識別された場合に前記ビデオＲＡＭ
の内容を読み出して論理演算を行う回路とを備え、前記
所定命令発生時は、前記中央処理装置の出力を無視して
該論理演算回路の出力を前記ビデオＲＡＭに書き込むよ
うにしたことにある。
（５）発明の実施例
第１図は本発明の一実施例を表わすブロック図である。
同図において、１０はＣＰＵ、１２はデータバス、１４
はアドレスバス、１６はビデオＲＡＭをそれぞれ示して
いる。ビデオＲＡＭ１６は、マルチブレフサ１８を介し
てＣＲＴ走査発生回路２０から送り込まれる内部アドレ
スデータに応じてその内容をＣＲＴインタフェース回路
２２に出力する。
はアドレスバス、１６はビデオＲＡＭをそれぞれ示して
いる。ビデオＲＡＭ１６は、マルチブレフサ１８を介し
てＣＲＴ走査発生回路２０から送り込まれる内部アドレ
スデータに応じてその内容をＣＲＴインタフェース回路
２２に出力する。
また、アドレスバス１４及びマルチブレフサ１８を介し
てＣＰＵ １０側から送り込まれる外部アドレスデータ
に応じてデータバス１２を介する読み出し又は書き込み
動作を行う。
てＣＰＵ １０側から送り込まれる外部アドレスデータ
に応じてデータバス１２を介する読み出し又は書き込み
動作を行う。
論理演算回路２４は、後で詳述するように、ビデオＲＡ
Ｍ １６内のデータとＣＰＵｌ０側から与えられるイメ
ージデータとの種々の論理演算を行うものであり、その
演算結果は、再びビデオＲＡＭ１６に書き込まれる。演
算レジスタ２６は、論理演算回路２４の行う論理演算の
種類を指定する演算指示データｃｏｌ Ｃ１をラッチし
ておくレジスタであシ、マスクレジスタ２８はビデオＲ
ＡＭ１６のデータを変えることなく保持せしめるいわゆ
るマスク動作を行うか否かを指示するマスクデータＭの
う、チサレるレジスタ、イメージレジスタ３ｏは、ＣＰ
Ｕｌ０から送られるイメージデータエのラッチされるレ
ジスタである。これらの演算指示データＣＯ＋Ｃ１ｓ
マスクデータＭ１及びイメージデータエは、デコード回
路３２が各レジスタのアドレスをデコードした際にそれ
ぞれラッチされる。ＶＲＡＭデータレジスタ３４は、ビ
デオＲＡＭ１６から読み出されたビデオＲＡＭデータ■
がう、チされるレジスタでアシ、その読み出しタイミン
グは、タイミング発生回路３６からの読み出し指示によ
って行われる。一方、論理演算回路２４の演算結果もタ
イミング発生回路３６からの書き込み指示のタイミング
でビデオＲＡＭ１６に書き込まれる。
Ｍ １６内のデータとＣＰＵｌ０側から与えられるイメ
ージデータとの種々の論理演算を行うものであり、その
演算結果は、再びビデオＲＡＭ１６に書き込まれる。演
算レジスタ２６は、論理演算回路２４の行う論理演算の
種類を指定する演算指示データｃｏｌ Ｃ１をラッチし
ておくレジスタであシ、マスクレジスタ２８はビデオＲ
ＡＭ１６のデータを変えることなく保持せしめるいわゆ
るマスク動作を行うか否かを指示するマスクデータＭの
う、チサレるレジスタ、イメージレジスタ３ｏは、ＣＰ
Ｕｌ０から送られるイメージデータエのラッチされるレ
ジスタである。これらの演算指示データＣＯ＋Ｃ１ｓ
マスクデータＭ１及びイメージデータエは、デコード回
路３２が各レジスタのアドレスをデコードした際にそれ
ぞれラッチされる。ＶＲＡＭデータレジスタ３４は、ビ
デオＲＡＭ１６から読み出されたビデオＲＡＭデータ■
がう、チされるレジスタでアシ、その読み出しタイミン
グは、タイミング発生回路３６からの読み出し指示によ
って行われる。一方、論理演算回路２４の演算結果もタ
イミング発生回路３６からの書き込み指示のタイミング
でビデオＲＡＭ１６に書き込まれる。
タイミング発生回路３６は、論理回路を組み合せて構成
されており、後述するようにカウンタ３８の出力から読
み出し及び書き込みタイミングを形成する。カウンタ３
８は、Ｄ型フリップフロッグ４０より、カウントイネー
ブル信号が印加されると、ＣＰＵ１０の端子Ｅから送シ
込まれるクロックを計数する。フリップフロッグ４０は
コンパレータ回路４２の一致出力信号をクロックとし、
Ｄ型フリップフロッグ４４のＱ出力を受は取るように構
成されている。フリップフロッグ４４ｆｄ、ＣＰＵ１０
のクロ、りにより動作し、そのクリア端子には最後のイ
ンストラクションが出たことを表わすＬＩＣ（Ｌａｓｔ
Ｉｎ５ｔｒｕｃｔｉｏｎ Ｃｙｃｌｅ）信号がＣＰＵ
１０から印加されるように構成されている。
されており、後述するようにカウンタ３８の出力から読
み出し及び書き込みタイミングを形成する。カウンタ３
８は、Ｄ型フリップフロッグ４０より、カウントイネー
ブル信号が印加されると、ＣＰＵ１０の端子Ｅから送シ
込まれるクロックを計数する。フリップフロッグ４０は
コンパレータ回路４２の一致出力信号をクロックとし、
Ｄ型フリップフロッグ４４のＱ出力を受は取るように構
成されている。フリップフロッグ４４ｆｄ、ＣＰＵ１０
のクロ、りにより動作し、そのクリア端子には最後のイ
ンストラクションが出たことを表わすＬＩＣ（Ｌａｓｔ
Ｉｎ５ｔｒｕｃｔｉｏｎ Ｃｙｃｌｅ）信号がＣＰＵ
１０から印加されるように構成されている。
コン／母レータ回路４２は、データバス１２に疑似コー
ド設定回路４６に規定されているあらかじめ定めたイン
ストラクションコードが現れたか否かを監視するもので
ある。この所定のインストラクションコードとしては、
ビデオＲＡＭ１６に対して読み出し動作及び書き込み動
作を行う如き命令が選ばれる。本実施例では、データを
１ビツト左にシフトするＡＳＬ（Ａｒｉｔｈｍｅｔｉｃ
５ｈｉｆｔ Ｌｅｆｔ）コードが選ばれている。この
コンパレータ回路４２はＤ型フリッグフロッ！４８のＱ
出力によってイネーブルとなる。このフリップフロッグ
４８はデコーダ５０によって所定のアドレスがデコード
された際に動作せしめられる。即ち、ＡＳＬコードと同
じ内容のデータによってコンパレータ回路４２が誤動作
してしまうことを防止するため、オペツクコードの現わ
れるときにだけコンパレータ回路４２をイネーブルとし
ているのである。
ド設定回路４６に規定されているあらかじめ定めたイン
ストラクションコードが現れたか否かを監視するもので
ある。この所定のインストラクションコードとしては、
ビデオＲＡＭ１６に対して読み出し動作及び書き込み動
作を行う如き命令が選ばれる。本実施例では、データを
１ビツト左にシフトするＡＳＬ（Ａｒｉｔｈｍｅｔｉｃ
５ｈｉｆｔ Ｌｅｆｔ）コードが選ばれている。この
コンパレータ回路４２はＤ型フリッグフロッ！４８のＱ
出力によってイネーブルとなる。このフリップフロッグ
４８はデコーダ５０によって所定のアドレスがデコード
された際に動作せしめられる。即ち、ＡＳＬコードと同
じ内容のデータによってコンパレータ回路４２が誤動作
してしまうことを防止するため、オペツクコードの現わ
れるときにだけコンパレータ回路４２をイネーブルとし
ているのである。
第２図は論理演算回路２４の一構成例を示している。た
だし、同図は１ビツト分のみしか示されておらず、８ビ
ツトのデータを処理するにはこれと同様の構成が８個必
要である。第２図の論理演算回路によれば、演算レジス
タ２６からの演算指示データｃｏ、 Ｃ，が２ビツトな
のでこれに応じて４種類の論理演算が行われる。演算指
示データＣｏｌ自 とこれの表わす命令を表にすると第
１表の如くなる。
だし、同図は１ビツト分のみしか示されておらず、８ビ
ツトのデータを処理するにはこれと同様の構成が８個必
要である。第２図の論理演算回路によれば、演算レジス
タ２６からの演算指示データｃｏ、 Ｃ，が２ビツトな
のでこれに応じて４種類の論理演算が行われる。演算指
示データＣｏｌ自 とこれの表わす命令を表にすると第
１表の如くなる。
第１表
ＰＳＥＴはポイントセット演算命令であシ、ある１点に
点をセットする動作を行わせるものである。
点をセットする動作を行わせるものである。
実際には、マスク動作の行われている場合を除いて、即
ち、Ｍ＝０のときイメージデータ■がそのまま出力Ｒに
現われる。第３図（４）がとのＰＳＥＴ命令時の論理構
成を示しており、その真理値表が第２表である。
ち、Ｍ＝０のときイメージデータ■がそのまま出力Ｒに
現われる。第３図（４）がとのＰＳＥＴ命令時の論理構
成を示しており、その真理値表が第２表である。
ＡＮＤは論理積演算命令であシ、マスク動作の行われて
いる場合を除いて、即ちＭ＝Ｏのとき、イメージデータ
ＩとビデオＲＡＭデータ■との論理積が出力Ｒに現われ
る。第３図（Ｂ）に論理構成、第３表に真理値表を示す
。
いる場合を除いて、即ちＭ＝Ｏのとき、イメージデータ
ＩとビデオＲＡＭデータ■との論理積が出力Ｒに現われ
る。第３図（Ｂ）に論理構成、第３表に真理値表を示す
。
ＯＲは論理和演算命令であり、マスクデータＭが０″の
際は、イメージデータ■とビデオＲＡＭデータ■との論
理和か出力Ｒに現われる。第３図（Ｃ）、第４表が該当
する。
際は、イメージデータ■とビデオＲＡＭデータ■との論
理和か出力Ｒに現われる。第３図（Ｃ）、第４表が該当
する。
ＥＯＲは排他的論理和演算命令であり、マスクデータＭ
が０”のとき、イメージデータ■とビデオＲＡＭデータ
Ｖとの排他的論理和が出力Ｒに現われる・第３図の）、
第５表が該当する。
が０”のとき、イメージデータ■とビデオＲＡＭデータ
Ｖとの排他的論理和が出力Ｒに現われる・第３図の）、
第５表が該当する。
辺、Ｔ＜伴［１
第２表
ＰＳＥＴ
第３表
ＮＤ
第４表
ＯＲ
第５表
ＪＯＢ
次に本実施例の動作を説明する。第４図のタイムチャー
トに示す如く、所定のロード命令によりデコーダ５０が
指定されるとこれがデコードされ、フリップフロップ４
８がセットされてコンパレータ回路４２がイネーブル状
態となる。これによシ、コンパレータ回路４２はＡＳＬ
コード発生を監視スるが、この間、第４図に示す如く、
演算し・ゾスタ２６、マスクレジスタ２８、イメージレ
ジスタ３０にそれぞれデータがセットされる。
トに示す如く、所定のロード命令によりデコーダ５０が
指定されるとこれがデコードされ、フリップフロップ４
８がセットされてコンパレータ回路４２がイネーブル状
態となる。これによシ、コンパレータ回路４２はＡＳＬ
コード発生を監視スるが、この間、第４図に示す如く、
演算し・ゾスタ２６、マスクレジスタ２８、イメージレ
ジスタ３０にそれぞれデータがセットされる。
ＬＩＣコードが発生してフリップフロッグ４４がセット
された後、ＡＳＬコードが到来すると、コンパレータ回
路４２から一致出力信号が送り出されてフリップフロッ
プ４０がセットされカウンタ３８がクロックのカウント
を開始する。所定のカウント時点でタイミング発生回路
３６から読み出し指示が行われると、ビデオＲＡＭ１６
の指定アドレスのビデオＲＡＭデータがビデオＲＡＭデ
ータレジスタ３４にラッチされる。これにより、直ちに
前述した論理演算が行われ、その出力Ｒが第４図に示す
如く所定のカウント時点で生じる書き込み指示に応答し
てビデオＲＡＭ１６の指定アドレスに再び書き込まれる
。
された後、ＡＳＬコードが到来すると、コンパレータ回
路４２から一致出力信号が送り出されてフリップフロッ
プ４０がセットされカウンタ３８がクロックのカウント
を開始する。所定のカウント時点でタイミング発生回路
３６から読み出し指示が行われると、ビデオＲＡＭ１６
の指定アドレスのビデオＲＡＭデータがビデオＲＡＭデ
ータレジスタ３４にラッチされる。これにより、直ちに
前述した論理演算が行われ、その出力Ｒが第４図に示す
如く所定のカウント時点で生じる書き込み指示に応答し
てビデオＲＡＭ１６の指定アドレスに再び書き込まれる
。
以上の動作中、ＣＰＵ １０自体はＡＳＬインストラク
ションコードに基づく処理を行うように動作しているが
、実際には、論理演算回路２４による論理演算結果がＣ
ＰＵｌ０の演算結果の代りにビデオＲＡＭ１６に書き込
まれるのである。
ションコードに基づく処理を行うように動作しているが
、実際には、論理演算回路２４による論理演算結果がＣ
ＰＵｌ０の演算結果の代りにビデオＲＡＭ１６に書き込
まれるのである。
（６）発明の詳細
な説明したように本発明によれば、所定命令発生時にビ
デオＲＡＭの内容に関する論理演算を行いその結果をＣ
ＰＵの演算結果の代りにビデオＲＡＭに書き込むような
回路構成としているため、簡単な回路の付加のみで、グ
ラフィック動作用の通常の論理演算及び特殊な論理演算
を著しく高速処理でき、その結果、グラフィックディス
プレイ動作の高速化を極めて簡易に図ることができる。
デオＲＡＭの内容に関する論理演算を行いその結果をＣ
ＰＵの演算結果の代りにビデオＲＡＭに書き込むような
回路構成としているため、簡単な回路の付加のみで、グ
ラフィック動作用の通常の論理演算及び特殊な論理演算
を著しく高速処理でき、その結果、グラフィックディス
プレイ動作の高速化を極めて簡易に図ることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の論理演算回路の一構成例のブロック図、第３図は第
２図の回路の動作を説明する論理構成図、第４図は上述
の実施例のタイムチャートである。 １０・・・ＣＰＵ、 １２・・・データバス、１４・・
・アドレスノ々ス、１６・・・ビデオＲＡＭ、２４・・
・論理演算回路、２６・・・演算レジスタ、２８・・・
マスクレジスタ、３０・・・イメージレジスタ、３４・
・・ビデオＲＡＭデータレジスタ、３６・・・タイミン
グ発生回路、３８・・・カウンタ、４２・・・コンパレ
ータ回路、４６・・・疑似コード設定回路。 特許出願人 富士通株式会社 富士通マイコンシステムズ株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
図の論理演算回路の一構成例のブロック図、第３図は第
２図の回路の動作を説明する論理構成図、第４図は上述
の実施例のタイムチャートである。 １０・・・ＣＰＵ、 １２・・・データバス、１４・・
・アドレスノ々ス、１６・・・ビデオＲＡＭ、２４・・
・論理演算回路、２６・・・演算レジスタ、２８・・・
マスクレジスタ、３０・・・イメージレジスタ、３４・
・・ビデオＲＡＭデータレジスタ、３６・・・タイミン
グ発生回路、３８・・・カウンタ、４２・・・コンパレ
ータ回路、４６・・・疑似コード設定回路。 特許出願人 富士通株式会社 富士通マイコンシステムズ株式会社 特許出願代理人 弁理士 育 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- １、中央処理装置と、該中央処理装置によって表示デー
タの書込まれるビデオＲＡＭと、該ビデオＲＡＭに対す
る読み出し動作及び書き込み動作を伴う処理を行う所定
の命令を識別する回路と、該所定命令が識別された場合
に前記ビデオＲＡＭの内容を読み出して論理演算を行う
回路とを備え、前記所定命令発生時は、前記中央処理装
置の出力を無視して該論理演算回路の出力を前記ビデオ
化Ｗに書き込むようにしたことを特徴とするＣＲＴ ７
’イスゾレイ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194558A JPS5984292A (ja) | 1982-11-08 | 1982-11-08 | Ｃｒｔデイスプレイ制御装置 |
| US06/549,472 US4574347A (en) | 1982-11-08 | 1983-11-07 | Data processing apparatus for performing high-speed arithmetic operations |
| DE8383306800T DE3379849D1 (en) | 1982-11-08 | 1983-11-08 | Data processing apparatus |
| EP83306800A EP0108647B1 (en) | 1982-11-08 | 1983-11-08 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194558A JPS5984292A (ja) | 1982-11-08 | 1982-11-08 | Ｃｒｔデイスプレイ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984292A true JPS5984292A (ja) | 1984-05-15 |
| JPS645311B2 JPS645311B2 (ja) | 1989-01-30 |
Family
ID=16326525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194558A Granted JPS5984292A (ja) | 1982-11-08 | 1982-11-08 | Ｃｒｔデイスプレイ制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4574347A (ja) |
| EP (1) | EP0108647B1 (ja) |
| JP (1) | JPS5984292A (ja) |
| DE (1) | DE3379849D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180466A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | 画像演算器 |
| JPS6360489A (ja) * | 1986-08-29 | 1988-03-16 | キヤノン株式会社 | デ−タ処理装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| US5129060A (en) * | 1987-09-14 | 1992-07-07 | Visual Information Technologies, Inc. | High speed image processing computer |
| US6332152B1 (en) * | 1997-12-02 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit and data processing unit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671154A (en) * | 1979-11-15 | 1981-06-13 | Nec Corp | Information processing device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE625673A (ja) * | 1961-12-04 | |||
| US4107773A (en) * | 1974-05-13 | 1978-08-15 | Texas Instruments Incorporated | Advanced array transform processor with fixed/floating point formats |
-
1982
- 1982-11-08 JP JP57194558A patent/JPS5984292A/ja active Granted
-
1983
- 1983-11-07 US US06/549,472 patent/US4574347A/en not_active Expired - Lifetime
- 1983-11-08 EP EP83306800A patent/EP0108647B1/en not_active Expired
- 1983-11-08 DE DE8383306800T patent/DE3379849D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671154A (en) * | 1979-11-15 | 1981-06-13 | Nec Corp | Information processing device |
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|---|---|---|---|---|
| JPS6180466A (ja) * | 1984-09-28 | 1986-04-24 | Yokogawa Hokushin Electric Corp | 画像演算器 |
| JPS6360489A (ja) * | 1986-08-29 | 1988-03-16 | キヤノン株式会社 | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0108647A2 (en) | 1984-05-16 |
| DE3379849D1 (en) | 1989-06-15 |
| JPS645311B2 (ja) | 1989-01-30 |
| EP0108647A3 (en) | 1986-08-13 |
| US4574347A (en) | 1986-03-04 |
| EP0108647B1 (en) | 1989-05-10 |
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