JPS6351294B2 - - Google Patents
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- JPS6351294B2 JPS6351294B2 JP21427181A JP21427181A JPS6351294B2 JP S6351294 B2 JPS6351294 B2 JP S6351294B2 JP 21427181 A JP21427181 A JP 21427181A JP 21427181 A JP21427181 A JP 21427181A JP S6351294 B2 JPS6351294 B2 JP S6351294B2
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- Japan
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- memory
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- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明は計算機におけるプログラム制御装置に
関する。 ノイマン型デイジタル計算機において、命令コ
ードが格納されている番地の次の番地のメモリの
内容をオペランドとする場合がある。例えば、こ
のメモリの内容を、そのままデータとして用いる
場合（以下、これをイミーデイエツトアドレツシ
ングと呼ぶ）と、アドレス情報として用いる場合
（以下、これをダイレクトアドレツシングと呼ぶ）
などがある。一方、CPU（Central Processing
Unit）に設けられたレジスタを用いて、このレ
ジスタの内容をデータとして用いる場合（以下こ
れをレジスタアドレツシングと呼ぶ）や、レジス
タの内容をアドレス情報として用いる場合（以下
これをレジスタ間接アドレツシングと呼ぶ）もあ
る。しかし一般にメモリのリード、ライトに要す
る時間は、レジスタのリード、ライトに要する時
間よりも長くかかり従つてイミーデイエツトアド
レツシングやダイレクトアドレツシングを用いた
命令の実行時間は、レジスタアドレツシングやレ
ジスタ間接アドレツシングを用いた命令の実行時
間よりも長くなる。このことを第１図に示した例
を用いて述べる。今、メモリの内容を読み出し、
ALU（Arithmetic and Logical Unit）で何らか
の演算を施し、その結果をアキユムレータに格納
するという処理を考える。第１図ａはレジスタ間
接アドレツシングを用いてメモリの内容を読み出
す場合を示している。ステイトS0 aでレジスタの
内容をアドレスとしてメモリがアクセスされる。
ステイトS1 aでは、メモリの内容がALUに入り、
その結果がアキユムレータに格納される。一方、
第１図ｂはダイレクトアドレツシングを用いてメ
モリの内容を読み出す場合を示している。ステイ
トS0 bでアドレス情報をメモリから取出すために、
メモリのアクセスが行われる。ステイトS1 bでは、
メモリからアドレス情報が読み出され、このアド
レスを基に再びメモリがアクセスされる。そして
ステイトS2 bでは、先程述べたステイトS1 aにおけ
る動作と全く同一の動作が行われる。このよう
に、ダイレクトアドレツシングを用いた場合は、
レジスタ間接アドレツシングを用いた場合にくら
べて１ステイト余分に時間がかかり、命令実行速
度が落ちる。また単にアドレツシング方法が異る
というだけでS0 bという余分なステイトが必要と
なり、これは制御装置内のいわゆる制御記憶のワ
ード数が増加することを意味している。また、ワ
ード数の増加を防ぐために、これらのアドレツシ
ング処理の部分をサブルーチンとして制御記憶に
格納しておき、異る命令コードで、このサブルー
チンと共用することも行われているが、これを実
現するためにはサブルーチン処理のためのハード
ウエア等が必要となる。 以上の説明は主としてダイレクトアドレツシン
グとレジスタ間接アドレツシングの場合を例にと
つて説明したが、イミーデイエツトアドレツシン
グとレジスタアドレツシングの場合も、実行速度
及び制御記憶のワード数について同様のことが言
える。何故ならば、イミーデイエツトアドレツシ
ングを用いた場合も、命令の実行は、メモリへの
アクセスという状態から開始される。そこでレジ
スタアドレツシングを用いた場合にくらべて１ス
テイト余分に時間がかかり、命令実行時間の増加
を生じる。また制御記憶のワード数の増加を招
く。 本発明の目的は、上に述べたような従来の欠点
をなくすことにあり、ダイレクトアドレツシング
やイミーデイエツトアドレツシングを用いた命令
の、プログラム全体からみた実行速度を向上させ
るとともに、制御部でデコードされるワード数を
減少させることのできるプログラム制御装置を提
供することにあり、命令を記憶するメモリと、前
記メモリに対して番地信号を与えるプログラムカ
ウンタと、前記プログラムカウンタで示される番
地の前記メモリの内容を順次一時記憶するいくつ
かのレジスタからなるＱレジスタ群と、前記プロ
グラムカウンタ及び前記Ｑレジスタ群の制御を行
うＱ制御部と、前記Ｑレジスタ群の出力のうち、
必要なものを命令コードとして一時記憶するイン
ストラクシヨンレジスタと、命令実行ステイトを
示すステイトカウンタと、前記インストラクシヨ
ンレジスタの出力並びに前記ステイトカウンタの
出力及び前記Ｑ制御部から出力されてＱレジスタ
群の状態を示す信号とを入力とし、これらをデコ
ードあるいはさらにエンコードした各種の制御信
号を、前記ステイトカウンタをインクリメントす
ることにより順次出力する制御部とを有せしめた
ことを特徴とするものである。 以下本発明の一実施例を図面に基づいて説明す
る。第２図は本発明の一実施例を示す。プログラ
ムメモリ１は命令を格納するために用いられ、プ
ログラムカウンタ２は前記プログラムメモリ１に
対してアドレス信号３を与える。読み出されたプ
ログラムメモリ１の内容４はＱレジスタ５に一時
記憶される。Ｑレジスタ５を構成するレジスタの
数は、１ステイトの中で使用するプログラムメモ
リ１の内容の最大個数に等しい。今第１回ｂに示
した場合を考えると、この個数は１となる。Ｑレ
ジスタ５の内容６はインストラクシヨンレジスタ
７に一時記憶されたり、あるいはバツフア８を通
してバス９に出力される。Ｑ制御部１０は、プロ
グラムカウンタ２に対しては、カウンタの内容を
１だけ増加させるインクリメント信号１１を出力
し、Ｑレジスタ５に対しては、書き込み信号１２
を与える。この信号は、Ｑレジスタ５の内容が使
用された時に出力され、プログラムメモリ１から
新しいデータをＱレジスタ５に書き込むために用
いられる。また、この時インクリメント信号１１
も出力され、プログラムカウンタ２の内容が１だ
け増加される。そしてこの新しいアドレスでプロ
グラムメモリ１がアクセスされる。すなわち、Ｑ
レジスタ５の内容は使用された時点で常に新しい
データに更新されている。ステイトカウンタ１３
はインストラクシヨンレジスタ７に新しい命令コ
ードが格納される時にリセツトされ、その後順次
カウントアツプされ、制御部１４に対して状態を
示す。制御部１４はインストラクシヨンレジスタ
７、ステイトカウンタ１３及びＱステイタス信号
１５を入力とし、これらを適当にデコードあるい
はさらにエンコードして各種の制御信号１６を出
力する。Ｑステイタス信号１５はＱ制御部１０か
ら出力される信号であり、Ｑレジスタ５の内容が
未使用のものであるかどうかを示している。Ｑレ
ジスタ５の内容が使用された時、Ｑ制御部１０に
は制御部１４からこのことを示す制御信号１７が
送られる。Ｑ制御部１０はこの制御信号１７を基
にしてＱレジスタ５が常に未使用データで満たさ
れるようにプログラムカウンタ２及びＱレジスタ
５を制御する。 次に、第２図に示した回路を用いることにより
第１図のステイトフローが第３図のステイトフロ
ーのようになることを説明する。第１図が示して
いるように、第１図ａのレジスタ間接アドレツシ
ングを用いた場合のステイトS1 aと第１図ｂのダ
イレクトアドレツシングを用いた場合のステイト
S2 bとは全く同じ動作を行つている。そこで両ア
ドレツシングモードでこれらのステイトを共用で
きるように命令コードをハミング距離が１となる
ように割当てる。そして、ステイトが共用できる
場合には、ハミング距離が１であるビツトはデコ
ードしないでおく。今例として第３図ａのフロー
に沿う命令コードを（1010）2、第３図ｂのフロー
に沿う命令コードを（1011）2とした時の制御部１
４のデコードの様子を第１表に示す。ステイトカ
ウンタが１となるステイトは共用できるので、先
に述べたように命令コードのビツトφはデコード
されていない。制御部１４には、Ｑレジスタ５の
内容が未使用のものであることを示すＱステイタ
ス信号１５も入力されているが、Ｑレジスタ５の
内容を用いない時には、この信号は必要でない。
従つて第３図ａに示すレジスタ間接アドレツシン
グの第１ステイトM1 a及び、共用ステイトM1で
は、第１表に示すようにＱステイタス信号１５は
デコードされていない。
関する。 ノイマン型デイジタル計算機において、命令コ
ードが格納されている番地の次の番地のメモリの
内容をオペランドとする場合がある。例えば、こ
のメモリの内容を、そのままデータとして用いる
場合（以下、これをイミーデイエツトアドレツシ
ングと呼ぶ）と、アドレス情報として用いる場合
（以下、これをダイレクトアドレツシングと呼ぶ）
などがある。一方、CPU（Central Processing
Unit）に設けられたレジスタを用いて、このレ
ジスタの内容をデータとして用いる場合（以下こ
れをレジスタアドレツシングと呼ぶ）や、レジス
タの内容をアドレス情報として用いる場合（以下
これをレジスタ間接アドレツシングと呼ぶ）もあ
る。しかし一般にメモリのリード、ライトに要す
る時間は、レジスタのリード、ライトに要する時
間よりも長くかかり従つてイミーデイエツトアド
レツシングやダイレクトアドレツシングを用いた
命令の実行時間は、レジスタアドレツシングやレ
ジスタ間接アドレツシングを用いた命令の実行時
間よりも長くなる。このことを第１図に示した例
を用いて述べる。今、メモリの内容を読み出し、
ALU（Arithmetic and Logical Unit）で何らか
の演算を施し、その結果をアキユムレータに格納
するという処理を考える。第１図ａはレジスタ間
接アドレツシングを用いてメモリの内容を読み出
す場合を示している。ステイトS0 aでレジスタの
内容をアドレスとしてメモリがアクセスされる。
ステイトS1 aでは、メモリの内容がALUに入り、
その結果がアキユムレータに格納される。一方、
第１図ｂはダイレクトアドレツシングを用いてメ
モリの内容を読み出す場合を示している。ステイ
トS0 bでアドレス情報をメモリから取出すために、
メモリのアクセスが行われる。ステイトS1 bでは、
メモリからアドレス情報が読み出され、このアド
レスを基に再びメモリがアクセスされる。そして
ステイトS2 bでは、先程述べたステイトS1 aにおけ
る動作と全く同一の動作が行われる。このよう
に、ダイレクトアドレツシングを用いた場合は、
レジスタ間接アドレツシングを用いた場合にくら
べて１ステイト余分に時間がかかり、命令実行速
度が落ちる。また単にアドレツシング方法が異る
というだけでS0 bという余分なステイトが必要と
なり、これは制御装置内のいわゆる制御記憶のワ
ード数が増加することを意味している。また、ワ
ード数の増加を防ぐために、これらのアドレツシ
ング処理の部分をサブルーチンとして制御記憶に
格納しておき、異る命令コードで、このサブルー
チンと共用することも行われているが、これを実
現するためにはサブルーチン処理のためのハード
ウエア等が必要となる。 以上の説明は主としてダイレクトアドレツシン
グとレジスタ間接アドレツシングの場合を例にと
つて説明したが、イミーデイエツトアドレツシン
グとレジスタアドレツシングの場合も、実行速度
及び制御記憶のワード数について同様のことが言
える。何故ならば、イミーデイエツトアドレツシ
ングを用いた場合も、命令の実行は、メモリへの
アクセスという状態から開始される。そこでレジ
スタアドレツシングを用いた場合にくらべて１ス
テイト余分に時間がかかり、命令実行時間の増加
を生じる。また制御記憶のワード数の増加を招
く。 本発明の目的は、上に述べたような従来の欠点
をなくすことにあり、ダイレクトアドレツシング
やイミーデイエツトアドレツシングを用いた命令
の、プログラム全体からみた実行速度を向上させ
るとともに、制御部でデコードされるワード数を
減少させることのできるプログラム制御装置を提
供することにあり、命令を記憶するメモリと、前
記メモリに対して番地信号を与えるプログラムカ
ウンタと、前記プログラムカウンタで示される番
地の前記メモリの内容を順次一時記憶するいくつ
かのレジスタからなるＱレジスタ群と、前記プロ
グラムカウンタ及び前記Ｑレジスタ群の制御を行
うＱ制御部と、前記Ｑレジスタ群の出力のうち、
必要なものを命令コードとして一時記憶するイン
ストラクシヨンレジスタと、命令実行ステイトを
示すステイトカウンタと、前記インストラクシヨ
ンレジスタの出力並びに前記ステイトカウンタの
出力及び前記Ｑ制御部から出力されてＱレジスタ
群の状態を示す信号とを入力とし、これらをデコ
ードあるいはさらにエンコードした各種の制御信
号を、前記ステイトカウンタをインクリメントす
ることにより順次出力する制御部とを有せしめた
ことを特徴とするものである。 以下本発明の一実施例を図面に基づいて説明す
る。第２図は本発明の一実施例を示す。プログラ
ムメモリ１は命令を格納するために用いられ、プ
ログラムカウンタ２は前記プログラムメモリ１に
対してアドレス信号３を与える。読み出されたプ
ログラムメモリ１の内容４はＱレジスタ５に一時
記憶される。Ｑレジスタ５を構成するレジスタの
数は、１ステイトの中で使用するプログラムメモ
リ１の内容の最大個数に等しい。今第１回ｂに示
した場合を考えると、この個数は１となる。Ｑレ
ジスタ５の内容６はインストラクシヨンレジスタ
７に一時記憶されたり、あるいはバツフア８を通
してバス９に出力される。Ｑ制御部１０は、プロ
グラムカウンタ２に対しては、カウンタの内容を
１だけ増加させるインクリメント信号１１を出力
し、Ｑレジスタ５に対しては、書き込み信号１２
を与える。この信号は、Ｑレジスタ５の内容が使
用された時に出力され、プログラムメモリ１から
新しいデータをＱレジスタ５に書き込むために用
いられる。また、この時インクリメント信号１１
も出力され、プログラムカウンタ２の内容が１だ
け増加される。そしてこの新しいアドレスでプロ
グラムメモリ１がアクセスされる。すなわち、Ｑ
レジスタ５の内容は使用された時点で常に新しい
データに更新されている。ステイトカウンタ１３
はインストラクシヨンレジスタ７に新しい命令コ
ードが格納される時にリセツトされ、その後順次
カウントアツプされ、制御部１４に対して状態を
示す。制御部１４はインストラクシヨンレジスタ
７、ステイトカウンタ１３及びＱステイタス信号
１５を入力とし、これらを適当にデコードあるい
はさらにエンコードして各種の制御信号１６を出
力する。Ｑステイタス信号１５はＱ制御部１０か
ら出力される信号であり、Ｑレジスタ５の内容が
未使用のものであるかどうかを示している。Ｑレ
ジスタ５の内容が使用された時、Ｑ制御部１０に
は制御部１４からこのことを示す制御信号１７が
送られる。Ｑ制御部１０はこの制御信号１７を基
にしてＱレジスタ５が常に未使用データで満たさ
れるようにプログラムカウンタ２及びＱレジスタ
５を制御する。 次に、第２図に示した回路を用いることにより
第１図のステイトフローが第３図のステイトフロ
ーのようになることを説明する。第１図が示して
いるように、第１図ａのレジスタ間接アドレツシ
ングを用いた場合のステイトS1 aと第１図ｂのダ
イレクトアドレツシングを用いた場合のステイト
S2 bとは全く同じ動作を行つている。そこで両ア
ドレツシングモードでこれらのステイトを共用で
きるように命令コードをハミング距離が１となる
ように割当てる。そして、ステイトが共用できる
場合には、ハミング距離が１であるビツトはデコ
ードしないでおく。今例として第３図ａのフロー
に沿う命令コードを（1010）2、第３図ｂのフロー
に沿う命令コードを（1011）2とした時の制御部１
４のデコードの様子を第１表に示す。ステイトカ
ウンタが１となるステイトは共用できるので、先
に述べたように命令コードのビツトφはデコード
されていない。制御部１４には、Ｑレジスタ５の
内容が未使用のものであることを示すＱステイタ
ス信号１５も入力されているが、Ｑレジスタ５の
内容を用いない時には、この信号は必要でない。
従つて第３図ａに示すレジスタ間接アドレツシン
グの第１ステイトM1 a及び、共用ステイトM1で
は、第１表に示すようにＱステイタス信号１５は
デコードされていない。
【表】
次にダイレクトアドレツシングの場合について
述べる。従来は、命令の実行に際し、先ずダイレ
クトアドレツシングをメモリから読み出す必要が
あるため、第１図ｂに示したS0 bというステイト
を必要とした。しかし本発明の場合は、命令の実
行に際し、ダイレクトアドレスは既にＱレジスタ
５に格納されているので、ステイトフローは、第
３図ｂに示すように、ダイレクトアドレスをＱレ
ジスタ５からバツフア８を通じてバス９に出力す
る状態M0 bから始めることができる。しかし、Ｑ
レジスタ５の内容はこの時常に未使用データであ
るとは限らないので、ダイレクトアドレツシング
の場合は、第１表のステイトM0 bに示すように、
Ｑステイタス信号１５もデコード対象としてい
る。そこで、ステイタスM0 bでＱステイタス信号
が０ならば、制御部１４のどのデコード線もセレ
クトされない。従つて制御信号線１６は総て非能
動となり、ステイトカウンタ１３もカウントアツ
プされない。この状態でＱレジスタ５に新しいデ
ータが入ると、Ｑステイタス信号１５は１となつ
てデコードで行われ、ステイトは第１表に示す
M0 bとなる。そして制御信号１６によりステイト
カウント１３がカウントアツプされると、ステイ
トは第１表に示すM1に遷移する。またステイト
M0 bでＱレジスタ５の内容が用いられるので、制
御部１４はこのことを制御信号１７を用いてＱ制
御部１０に知らせる。そこでＱ制御部１０はＱレ
ジスタ書き込み信号１２をＱレジスタ５に送り、
Ｑレジスタ５の内容を更新するとともに、プログ
ラムカウンタ２にインクリメント信号１１を送
り、次の状態に備える。このようにして、ダイレ
クトアドレツシングの場合も、Ｑレジスタ５にデ
ータが入つている限り、レジスタ間接アドレツシ
ングの場合と同じ速度で命令が実行できる。また
両アドレツシングモードで、ステイトが共用でき
る。 上記説明は、ダイレクトアドレツシングとレジ
スタ間接アドレツシングの場合について行つた
が、イミーデイエツトアドレツシングとレジスタ
アドレツシングの場合についても同様のことが言
える。何故ならば、イミーデイエツトアドレツシ
ングを行うためには、まずメモリにアクセスする
必要があるが、レジスタアドレツシングの場合に
はその必要はない。この関係は、ダイレクトアド
レツシングとレジスタ間接アドレツシングの関係
と同じであり、本発明が適用できる。 以上説明したように、本発明によれば、メモリ
の内容を用いてアドレツシングを行う場合の実行
速度と、レジスタを用いてアドレツシングを行う
場合の実行速度を、Ｑレジスタにデータが入つて
いるという前提の下で等しくできる。また通常の
プログラムでは、総てのステイトでメモリの内容
を用いてアドレツシングを行つているということ
はなく、大抵の場合Ｑレジスタにはデータが入つ
ているので、プログラム全体としての実行速度を
向上させることができる。また、アドレツシング
方法のみが異る命令に対しては、その命令コード
をハミング距離が１となるように割当てることに
より、ステイトフローを共用化することが可能と
なり、制御部のデコード線の数を減少させること
ができるとともに、簡単な構成で、いろいろなア
ドレツシングモードが取り扱えるようになつた。
述べる。従来は、命令の実行に際し、先ずダイレ
クトアドレツシングをメモリから読み出す必要が
あるため、第１図ｂに示したS0 bというステイト
を必要とした。しかし本発明の場合は、命令の実
行に際し、ダイレクトアドレスは既にＱレジスタ
５に格納されているので、ステイトフローは、第
３図ｂに示すように、ダイレクトアドレスをＱレ
ジスタ５からバツフア８を通じてバス９に出力す
る状態M0 bから始めることができる。しかし、Ｑ
レジスタ５の内容はこの時常に未使用データであ
るとは限らないので、ダイレクトアドレツシング
の場合は、第１表のステイトM0 bに示すように、
Ｑステイタス信号１５もデコード対象としてい
る。そこで、ステイタスM0 bでＱステイタス信号
が０ならば、制御部１４のどのデコード線もセレ
クトされない。従つて制御信号線１６は総て非能
動となり、ステイトカウンタ１３もカウントアツ
プされない。この状態でＱレジスタ５に新しいデ
ータが入ると、Ｑステイタス信号１５は１となつ
てデコードで行われ、ステイトは第１表に示す
M0 bとなる。そして制御信号１６によりステイト
カウント１３がカウントアツプされると、ステイ
トは第１表に示すM1に遷移する。またステイト
M0 bでＱレジスタ５の内容が用いられるので、制
御部１４はこのことを制御信号１７を用いてＱ制
御部１０に知らせる。そこでＱ制御部１０はＱレ
ジスタ書き込み信号１２をＱレジスタ５に送り、
Ｑレジスタ５の内容を更新するとともに、プログ
ラムカウンタ２にインクリメント信号１１を送
り、次の状態に備える。このようにして、ダイレ
クトアドレツシングの場合も、Ｑレジスタ５にデ
ータが入つている限り、レジスタ間接アドレツシ
ングの場合と同じ速度で命令が実行できる。また
両アドレツシングモードで、ステイトが共用でき
る。 上記説明は、ダイレクトアドレツシングとレジ
スタ間接アドレツシングの場合について行つた
が、イミーデイエツトアドレツシングとレジスタ
アドレツシングの場合についても同様のことが言
える。何故ならば、イミーデイエツトアドレツシ
ングを行うためには、まずメモリにアクセスする
必要があるが、レジスタアドレツシングの場合に
はその必要はない。この関係は、ダイレクトアド
レツシングとレジスタ間接アドレツシングの関係
と同じであり、本発明が適用できる。 以上説明したように、本発明によれば、メモリ
の内容を用いてアドレツシングを行う場合の実行
速度と、レジスタを用いてアドレツシングを行う
場合の実行速度を、Ｑレジスタにデータが入つて
いるという前提の下で等しくできる。また通常の
プログラムでは、総てのステイトでメモリの内容
を用いてアドレツシングを行つているということ
はなく、大抵の場合Ｑレジスタにはデータが入つ
ているので、プログラム全体としての実行速度を
向上させることができる。また、アドレツシング
方法のみが異る命令に対しては、その命令コード
をハミング距離が１となるように割当てることに
より、ステイトフローを共用化することが可能と
なり、制御部のデコード線の数を減少させること
ができるとともに、簡単な構成で、いろいろなア
ドレツシングモードが取り扱えるようになつた。
第１図は従来の制御方法によるステイトフロー
の一例を示す図、第２図は本発明の一実施例を示
すブロツク図、第３図は本発明の制御方法による
ステイトフローの一例を示す図である。 １……プログラムメモリ、２……プログラムカ
ウンタ、５……Ｑレジスタ、７……インストラク
シヨンレジスタ、１０……Ｑ制御部、１３……ス
テイトカウンタ、１４……制御部。
の一例を示す図、第２図は本発明の一実施例を示
すブロツク図、第３図は本発明の制御方法による
ステイトフローの一例を示す図である。 １……プログラムメモリ、２……プログラムカ
ウンタ、５……Ｑレジスタ、７……インストラク
シヨンレジスタ、１０……Ｑ制御部、１３……ス
テイトカウンタ、１４……制御部。
Claims (1)
- １ 命令を記憶するメモリと、前記メモリに対し
て番地信号を与えるプログラムカウンタと、前記
プログラムカウンタで示される番地の前記メモリ
の内容を順次一時記憶するいくつかのレジスタか
らなるＱレジスタ群と、前記プログラムカウンタ
及び前記Ｑレジスタ群の制御を行うＱ制御部と、
前記Ｑレジスタ群の出力のうち、必要なものを命
令コードとして一時記憶するインストラクシヨン
レジスタと、命令実行ステイトを示すステイトカ
ウンタと、前記インストラクシヨンレジスタの出
力並びに前記ステイトカウンタの出力及び前記Ｑ
制御部から出力されＱレジスタ群の状態を示す信
号とを入力とし、これらをデコードあるいはさら
にエンコードして各種の制御信号を、前記ステイ
トカウンタをインクリメントすることにより順次
出力する制御部とを有し、前記Ｑレジスタ群を構
成するレジスタの段数を１実行ステイトで必要と
するメモリの内容の最大個数に等しくとり、か
つ、前記制御部でデコードされるビツト数を可変
にしたことを特徴とするプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21427181A JPS58112143A (ja) | 1981-12-25 | 1981-12-25 | プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21427181A JPS58112143A (ja) | 1981-12-25 | 1981-12-25 | プログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112143A JPS58112143A (ja) | 1983-07-04 |
| JPS6351294B2 true JPS6351294B2 (ja) | 1988-10-13 |
Family
ID=16652962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21427181A Granted JPS58112143A (ja) | 1981-12-25 | 1981-12-25 | プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112143A (ja) |
-
1981
- 1981-12-25 JP JP21427181A patent/JPS58112143A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112143A (ja) | 1983-07-04 |
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