JPH08110901A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH08110901A JPH08110901A JP6246111A JP24611194A JPH08110901A JP H08110901 A JPH08110901 A JP H08110901A JP 6246111 A JP6246111 A JP 6246111A JP 24611194 A JP24611194 A JP 24611194A JP H08110901 A JPH08110901 A JP H08110901A
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- Japan
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- circuit
- register
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- Pending
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Abstract
(57)【要約】
【目的】バッファメモリと命令順序決定回路とアドレス
計算回路とから構成される並列処理促進回路を付加する
ことにより、パーソナルコンピュータ等におけるマイク
ロプロセッサの命令実行時間の無駄を低減して性能アッ
プを図る。 【構成】マイクロプロセッサ１は命令制御系回路６と、
演算制御系回路７と、並列処理促進回路２とを備え、並
列処理促進回路２はバッファメモリ３と、命令順序決定
回路４と、アドレス計算回路とから構成されている。バ
ッファメモリ３は命令制御系回路６からの命令コード，
アドレス等を一時保持する。命令順序決定回路４はバッ
ファメモリ３で保持した命令コード，アドレス等からア
クセスレジスタが連続しないように、また命令コードの
並列処理がスムーズに行われるように命令実行順序を並
び替える。アドレス計算回路５は実行順序を再計算して
演算制御系回路７に指示する。
計算回路とから構成される並列処理促進回路を付加する
ことにより、パーソナルコンピュータ等におけるマイク
ロプロセッサの命令実行時間の無駄を低減して性能アッ
プを図る。 【構成】マイクロプロセッサ１は命令制御系回路６と、
演算制御系回路７と、並列処理促進回路２とを備え、並
列処理促進回路２はバッファメモリ３と、命令順序決定
回路４と、アドレス計算回路とから構成されている。バ
ッファメモリ３は命令制御系回路６からの命令コード，
アドレス等を一時保持する。命令順序決定回路４はバッ
ファメモリ３で保持した命令コード，アドレス等からア
クセスレジスタが連続しないように、また命令コードの
並列処理がスムーズに行われるように命令実行順序を並
び替える。アドレス計算回路５は実行順序を再計算して
演算制御系回路７に指示する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にパーソナルコンピュータシステム等において並
列処理促進回路を備えることによってプログラム処理時
間を低減することができるマイクロプロセッサに関す
る。
し、特にパーソナルコンピュータシステム等において並
列処理促進回路を備えることによってプログラム処理時
間を低減することができるマイクロプロセッサに関す
る。
【０００２】
【従来の技術】一般的なマイクロプロセッサは、例えば
参考文献（電子情報通信ハンドブック，ｐｐ９０３〜９
１３、オーム社、１９８８年発行）に示されているよう
に、数個の内部レジスタ，アキュムレータ，アドレスカ
ウンタ，外部インタフェースおよびその制御部から構成
され、プログラムコンパイラが作成したプログラムの作
成順（アドレスの順）に命令を先取りして格納する、い
わゆるパイプライン制御方式が採られ、そのアドレス
（プログラムカウンタ）順に命令を実行していくのみで
あった。
参考文献（電子情報通信ハンドブック，ｐｐ９０３〜９
１３、オーム社、１９８８年発行）に示されているよう
に、数個の内部レジスタ，アキュムレータ，アドレスカ
ウンタ，外部インタフェースおよびその制御部から構成
され、プログラムコンパイラが作成したプログラムの作
成順（アドレスの順）に命令を先取りして格納する、い
わゆるパイプライン制御方式が採られ、そのアドレス
（プログラムカウンタ）順に命令を実行していくのみで
あった。
【０００３】このマイクロプロセッサでは、内部レジス
タ数が限られているので外部メモリをアクセスしたプロ
グラムが多くなり、外部メモリは内部レジスタよりもア
クセス速度が遅いためプログラム処理時間が遅くなって
いた。
タ数が限られているので外部メモリをアクセスしたプロ
グラムが多くなり、外部メモリは内部レジスタよりもア
クセス速度が遅いためプログラム処理時間が遅くなって
いた。
【０００４】また、内部レジスタ数が少ないので同一レ
ジスタの連続アクセスになることが多くなり、マイクロ
プロセッサ内部における並列処理が有効に動作していな
かった。
ジスタの連続アクセスになることが多くなり、マイクロ
プロセッサ内部における並列処理が有効に動作していな
かった。
【０００５】
【発明が解決しようとする課題】この一般的なマイクロ
プロセッサは、内部レジスタ数が少ないため後述するよ
うに同一レジスタの連続アクセスになることが多く、命
令実行までの並列処理において、先行の命令実行処理を
待ってから次の命令を実行するため複数の命令実行を時
間的に並列に処理することができないなど、並列処理を
有効に活用できなかった。したがって、プログラムの命
令実行までの処理時間にかなりの時間的ロスが発生する
という問題点があった。
プロセッサは、内部レジスタ数が少ないため後述するよ
うに同一レジスタの連続アクセスになることが多く、命
令実行までの並列処理において、先行の命令実行処理を
待ってから次の命令を実行するため複数の命令実行を時
間的に並列に処理することができないなど、並列処理を
有効に活用できなかった。したがって、プログラムの命
令実行までの処理時間にかなりの時間的ロスが発生する
という問題点があった。
【０００６】本発明の目的は、数Ｋバイトのプログラム
を格納するバッファメモリと、同一レジスタの連続アク
セスを避けるための命令順序決定回路と、命令順序を決
定するためのアドレス計算回路とから構成される並列処
理促進回路を備えることにより、プログラム実行時間を
低減したマイクロプロセッサをを提供することにある。
を格納するバッファメモリと、同一レジスタの連続アク
セスを避けるための命令順序決定回路と、命令順序を決
定するためのアドレス計算回路とから構成される並列処
理促進回路を備えることにより、プログラム実行時間を
低減したマイクロプロセッサをを提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、演算制
御系回路と命令制御系回路と並列処理促進回路とを含ん
で構成されるマイクロプロセッサであって、前記並列処
理促進回路は前記命令制御系回路からの命令コードとそ
のアドレスとを保持するバッファメモリと、このバッフ
ァメモリで保持した前記命令コードをアクセスするレジ
スタが連続しないように命令実行順序を並び替える命令
順序決定回路と、前記演算制御系回路に命令実行順序を
指示するアドレス計算回路とを備えることを特徴とする
マイクロプロセッサが得られる。
御系回路と命令制御系回路と並列処理促進回路とを含ん
で構成されるマイクロプロセッサであって、前記並列処
理促進回路は前記命令制御系回路からの命令コードとそ
のアドレスとを保持するバッファメモリと、このバッフ
ァメモリで保持した前記命令コードをアクセスするレジ
スタが連続しないように命令実行順序を並び替える命令
順序決定回路と、前記演算制御系回路に命令実行順序を
指示するアドレス計算回路とを備えることを特徴とする
マイクロプロセッサが得られる。
【０００８】また、前記命令順序決定回路は前記バッフ
ァメモリから前記命令コードおよびそのアドレスを入力
して命令を解読する命令デコーダと、前記命令コードか
らアクセスしているレジスタを示すレジスタフラグと、
リード・ライト状態を示すステータスフラグと、前記レ
ジスタフラグおよび前記ステータスフラグに対応するア
ドレスを保持するアドレスレジスタと、前記レジスタの
アクセス時点の前後関係から命令実行順序の並び替え可
否を決定する先後レジスタ比較回路と、前記アドレス計
算回路に並び替え可否を指示する順序フラグとを備え、
同一レジスタの連続アクセスを避けて他レジスタのアク
セスを並列処理することを特徴とするマイクロプロセッ
サが得られる。
ァメモリから前記命令コードおよびそのアドレスを入力
して命令を解読する命令デコーダと、前記命令コードか
らアクセスしているレジスタを示すレジスタフラグと、
リード・ライト状態を示すステータスフラグと、前記レ
ジスタフラグおよび前記ステータスフラグに対応するア
ドレスを保持するアドレスレジスタと、前記レジスタの
アクセス時点の前後関係から命令実行順序の並び替え可
否を決定する先後レジスタ比較回路と、前記アドレス計
算回路に並び替え可否を指示する順序フラグとを備え、
同一レジスタの連続アクセスを避けて他レジスタのアク
セスを並列処理することを特徴とするマイクロプロセッ
サが得られる。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明のマイクロプロセッサの一実
施例を示すブロック図、図２は図１における命令順序決
定回路の一例の内部ブロック図、図３は図１における並
列処理促進回路の動作を説明するための図、図４（ａ）
および（ｂ）はそれぞれ本実施例および従来例のマイク
ロプロセッサのプログラム実行の並列処理の時間的性能
を示す図である。
施例を示すブロック図、図２は図１における命令順序決
定回路の一例の内部ブロック図、図３は図１における並
列処理促進回路の動作を説明するための図、図４（ａ）
および（ｂ）はそれぞれ本実施例および従来例のマイク
ロプロセッサのプログラム実行の並列処理の時間的性能
を示す図である。
【００１１】図１を参照すると、本実施例のマイクロプ
ロセッサ１は並列処理促進回路２と、バスインタフェー
ス，制御回路，キャッシュシステムなどの命令制御系回
路６と、レジスタ，ＡＬＵなどの演算制御系回路７とを
備え、並列処理促進回路２は命令制御系回路６からの命
令コード，アドレスなどを一時保持する数Ｋバイトのバ
ッファメモリ３と、このバッファメモリ３で保持した命
令コードから使用レジスタが連続せず且つ並列動作がス
ムーズに行われるように命令実行順序を並び替える命令
順序決定回路４と、演算制御系回路７に実行順序を指示
するアドレス計算回路５とから構成される。
ロセッサ１は並列処理促進回路２と、バスインタフェー
ス，制御回路，キャッシュシステムなどの命令制御系回
路６と、レジスタ，ＡＬＵなどの演算制御系回路７とを
備え、並列処理促進回路２は命令制御系回路６からの命
令コード，アドレスなどを一時保持する数Ｋバイトのバ
ッファメモリ３と、このバッファメモリ３で保持した命
令コードから使用レジスタが連続せず且つ並列動作がス
ムーズに行われるように命令実行順序を並び替える命令
順序決定回路４と、演算制御系回路７に実行順序を指示
するアドレス計算回路５とから構成される。
【００１２】そして、命令順序決定回路４は図２に示す
ように、バッファメモリ３から命令コード，アドレスな
どを入力して命令を解読する命令デコーダ４１と、命令
デコーダ４１からアクセスレジスタ情報を示すレジスタ
フラグ４２と、リード状態（Ｒ）かライト状態（Ｗ）か
のステータスを示すステータスフラグ４３と、レジスタ
フラグ４２およびステータスフラグ４３に対応するアド
レスを保持するアドレスレジスタ４４と、レジスタのア
クセス時点の前後関係から命令実行順序の並び替え可否
を決定する先後レジスタ比較回路４５と、アドレス計算
回路５に並び替え可否を指示する順序フラグ４６とを備
えている。
ように、バッファメモリ３から命令コード，アドレスな
どを入力して命令を解読する命令デコーダ４１と、命令
デコーダ４１からアクセスレジスタ情報を示すレジスタ
フラグ４２と、リード状態（Ｒ）かライト状態（Ｗ）か
のステータスを示すステータスフラグ４３と、レジスタ
フラグ４２およびステータスフラグ４３に対応するアド
レスを保持するアドレスレジスタ４４と、レジスタのア
クセス時点の前後関係から命令実行順序の並び替え可否
を決定する先後レジスタ比較回路４５と、アドレス計算
回路５に並び替え可否を指示する順序フラグ４６とを備
えている。
【００１３】続いて、本実施例の動作について図１，
…，図３を参照して説明する。
…，図３を参照して説明する。
【００１４】図２を参照すると、命令順序決定回路４で
は、命令デコーダ４１がバッファメモリ３から入力され
た命令コード，アドレスなどから命令を解読し、レジス
タフラグ４２によって示されるアクセスレジスタ情報
と、ステータスフラグ４３によって示されるリード・ラ
イト状態（Ｒ／Ｗ）のステータス情報と、レジスタフラ
グ４２，ステータスフラグ４３に対応するアドレスとを
アドレスレジスタ４４に保持させる。
は、命令デコーダ４１がバッファメモリ３から入力され
た命令コード，アドレスなどから命令を解読し、レジス
タフラグ４２によって示されるアクセスレジスタ情報
と、ステータスフラグ４３によって示されるリード・ラ
イト状態（Ｒ／Ｗ）のステータス情報と、レジスタフラ
グ４２，ステータスフラグ４３に対応するアドレスとを
アドレスレジスタ４４に保持させる。
【００１５】そして、レジスタフラグ４２によって示さ
れるアクセスレジスタ情報とステータスフラグ４３によ
って示されるステータス情報とが先後レジスタ比較回路
４５に渡されると、先後レジスタ比較回路４５は例えば
図３に示したように、アドレス“１”はアドレス“０”
と同一のレジスタＡの連続アクセスであり、またアドレ
ス“３”はアドレス“２”と同一のレジスタＢの連続ア
クセスであり、且つそのアクセス時点の前後関係から命
令実行順序変更が可能であると判断してアドレス“１”
および“３”対応の順序フラグに“１”を立てる。
れるアクセスレジスタ情報とステータスフラグ４３によ
って示されるステータス情報とが先後レジスタ比較回路
４５に渡されると、先後レジスタ比較回路４５は例えば
図３に示したように、アドレス“１”はアドレス“０”
と同一のレジスタＡの連続アクセスであり、またアドレ
ス“３”はアドレス“２”と同一のレジスタＢの連続ア
クセスであり、且つそのアクセス時点の前後関係から命
令実行順序変更が可能であると判断してアドレス“１”
および“３”対応の順序フラグに“１”を立てる。
【００１６】次いで、図１に示すアドレス計算回路５は
順序フラグ“０，１，０，１，０，…，０”から再度ア
ドレスを計算し、最終的なアドレスは“０，２，１，
３，４，…，Ｎ”となる。これが、命令順序決定回路４
のシーケンスである。
順序フラグ“０，１，０，１，０，…，０”から再度ア
ドレスを計算し、最終的なアドレスは“０，２，１，
３，４，…，Ｎ”となる。これが、命令順序決定回路４
のシーケンスである。
【００１７】次に、本実施例の効果について図４を参照
して説明する。
して説明する。
【００１８】まず、図４（ｂ）を参照すると、従来のマ
イクロプロセッサでは、命令コードの並ぶ順、つまりプ
ログラム作成時のアドレス順（１ｓｔ，２ｎｄ，３ｒ
ｄ，４ｔｈ，５ｔｈ）に命令を実行していくので、連続
する命令コードによっては同一レジスタ（Ａレジスタま
たはＢレジスタ）の連続アクセスになる。したがって、
先行の命令実行が終了するまで次の命令を実行すること
ができず、次の命令は待たされる。
イクロプロセッサでは、命令コードの並ぶ順、つまりプ
ログラム作成時のアドレス順（１ｓｔ，２ｎｄ，３ｒ
ｄ，４ｔｈ，５ｔｈ）に命令を実行していくので、連続
する命令コードによっては同一レジスタ（Ａレジスタま
たはＢレジスタ）の連続アクセスになる。したがって、
先行の命令実行が終了するまで次の命令を実行すること
ができず、次の命令は待たされる。
【００１９】これに対して本実施例のマイクロプロセッ
サでは、図４（ａ）に示すように、連続する命令コード
から使用レジスタのステータスを考えて同一レジスタの
連続アクセスが発生しないようにプログラム実行順序を
変えるので、実行終了までの待ち時間が無くなる。
サでは、図４（ａ）に示すように、連続する命令コード
から使用レジスタのステータスを考えて同一レジスタの
連続アクセスが発生しないようにプログラム実行順序を
変えるので、実行終了までの待ち時間が無くなる。
【００２０】このように本実施例では、並列処理促進回
路２を付加したので、同一レジスタの連続アクセスをし
ている場合、例えば分岐命令やＬＯＯＰ命令などの命令
を数Ｋバイト単位で実行していく場合のように、前後の
命令コードの関係がはっきりしており且つ同一レジスタ
アクセスが多い場合には、非並列（非パイプライン：命
令実行速度４．５クロック）と並列（パイプライン：命
令実行速度１．８クロック）との差程度の性能差が期待
できる。したがって、マイクロプロセッサの性能が約
２．５倍アップする。
路２を付加したので、同一レジスタの連続アクセスをし
ている場合、例えば分岐命令やＬＯＯＰ命令などの命令
を数Ｋバイト単位で実行していく場合のように、前後の
命令コードの関係がはっきりしており且つ同一レジスタ
アクセスが多い場合には、非並列（非パイプライン：命
令実行速度４．５クロック）と並列（パイプライン：命
令実行速度１．８クロック）との差程度の性能差が期待
できる。したがって、マイクロプロセッサの性能が約
２．５倍アップする。
【００２１】
【発明の効果】以上説明したように本発明は、演算制御
系回路と命令制御系回路と並列処理促進回路とを含んで
構成されるマイクロプロセッサであって、並列処理促進
回路は命令制御系回路からの命令コードとそのアドレス
とを保持するバッファメモリと、このバッファメモリで
保持した命令コードをアクセスするレジスタが連続しな
いように命令実行順序を並び替える命令順序決定回路
と、演算制御系回路に命令実行順序を指示するアドレス
計算回路とを備えることにより、パーソナルコンピュー
タなどで動作するソフトウェアにおいて、特に分岐命令
やＬＯＯＰ命令などのように命令実行内容（命令コー
ド）がわかっているかまたは予測可能なときに、同一レ
ジスタの連続アクセスによるマイクロプロセッサの実行
待ち時間を無くすことができ、他レジスタのアクセスを
並列処理することができるので、マイクロプロセッサの
命令実行時間を低減し、パーソナルコンピュータなどの
プログラム処理時間を低減して性能をアップすることが
できるという効果を有する。
系回路と命令制御系回路と並列処理促進回路とを含んで
構成されるマイクロプロセッサであって、並列処理促進
回路は命令制御系回路からの命令コードとそのアドレス
とを保持するバッファメモリと、このバッファメモリで
保持した命令コードをアクセスするレジスタが連続しな
いように命令実行順序を並び替える命令順序決定回路
と、演算制御系回路に命令実行順序を指示するアドレス
計算回路とを備えることにより、パーソナルコンピュー
タなどで動作するソフトウェアにおいて、特に分岐命令
やＬＯＯＰ命令などのように命令実行内容（命令コー
ド）がわかっているかまたは予測可能なときに、同一レ
ジスタの連続アクセスによるマイクロプロセッサの実行
待ち時間を無くすことができ、他レジスタのアクセスを
並列処理することができるので、マイクロプロセッサの
命令実行時間を低減し、パーソナルコンピュータなどの
プログラム処理時間を低減して性能をアップすることが
できるという効果を有する。
【図１】本発明のマイクロプロセッサの一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１における命令順序決定回路の一例の内部ブ
ロック図である。
ロック図である。
【図３】図１における並列処理促進回路の動作を説明す
るための図である。
るための図である。
【図４】（ａ）および（ｂ）はそれぞれ本実施例および
従来例のマイクロプロセッサのプログラム実行の並列処
理の時間的性能を示す図である。
従来例のマイクロプロセッサのプログラム実行の並列処
理の時間的性能を示す図である。
１ マイクロプロセッサ ２ 並列処理促進回路 ３ バッファメモリ ４ 命令順序決定回路 ５ アドレス計算回路 ６ 命令制御系回路 ７ 演算制御系回路 ４１ 命令デコーダ ４２ レジスタフラグ ４３ ステータスフラグ ４４ アドレスレジスタ ４５ 先後レジスタ比較回路 ４６ 順序フラグ
Claims (2)
- 【請求項１】 演算制御系回路と命令制御系回路と並列
処理促進回路とを含んで構成されるマイクロプロセッサ
であって、前記並列処理促進回路は前記命令制御系回路
からの命令コードとそのアドレスとを保持するバッファ
メモリと、このバッファメモリで保持した前記命令コー
ドをアクセスするレジスタが連続しないように命令実行
順序を並び替える命令順序決定回路と、前記演算制御系
回路に命令実行順序を指示するアドレス計算回路とを備
えることを特徴とするマイクロプロセッサ。 - 【請求項２】 前記命令順序決定回路は前記バッファメ
モリから前記命令コードおよびそのアドレスを入力して
命令を解読する命令デコーダと、前記命令コードからア
クセスしているレジスタを示すレジスタフラグと、リー
ド・ライト状態を示すステータスフラグと、前記レジス
タフラグおよび前記ステータスフラグに対応するアドレ
スを保持するアドレスレジスタと、前記レジスタのアク
セス時点の前後関係から命令実行順序の並び替え可否を
決定する先後レジスタ比較回路と、前記アドレス計算回
路に並び替え可否を指示する順序フラグとを備え、同一
レジスタの連続アクセスを避けて他レジスタのアクセス
を並列処理することを特徴とする請求項１記載のマイク
ロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246111A JPH08110901A (ja) | 1994-10-12 | 1994-10-12 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6246111A JPH08110901A (ja) | 1994-10-12 | 1994-10-12 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08110901A true JPH08110901A (ja) | 1996-04-30 |
Family
ID=17143653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6246111A Pending JPH08110901A (ja) | 1994-10-12 | 1994-10-12 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08110901A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7509482B2 (en) | 2006-02-27 | 2009-03-24 | Fujitsu Limited | Orderly processing ready entries from non-sequentially stored entries using arrival order matrix reordered upon removal of processed entries |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149569A (ja) * | 1992-11-10 | 1994-05-27 | Oki Electric Ind Co Ltd | レジスタ番号変更装置 |
-
1994
- 1994-10-12 JP JP6246111A patent/JPH08110901A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149569A (ja) * | 1992-11-10 | 1994-05-27 | Oki Electric Ind Co Ltd | レジスタ番号変更装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7509482B2 (en) | 2006-02-27 | 2009-03-24 | Fujitsu Limited | Orderly processing ready entries from non-sequentially stored entries using arrival order matrix reordered upon removal of processed entries |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |