JPH10198550A - シフタ回路及びマイクロプロセッサ - Google Patents
シフタ回路及びマイクロプロセッサInfo
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- JPH10198550A JPH10198550A JP9002193A JP219397A JPH10198550A JP H10198550 A JPH10198550 A JP H10198550A JP 9002193 A JP9002193 A JP 9002193A JP 219397 A JP219397 A JP 219397A JP H10198550 A JPH10198550 A JP H10198550A
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- shift
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- stage
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Abstract
(57)【要約】
【課題】 動作サイクルが短く、且つ演算レーテンシも
小さいシフタ回路を提供する。 【解決手段】 入力データに対するシフト演算を複数の
ステージに分割して実行するパイプライン化されたシフ
タ回路において、入力データに対してバイト単位の左右
シフトを行うバイト単位シフタと、前記バイト単位シフ
タと並列に動作を行い、入力データに対して所定少量ビ
ットの左シフトを行う左少量ビットシフタと、前記バイ
ト単位シフタの出力と前記左少量ビットシフタの出力の
いずれか一方をパイプラインステージの最初のステージ
で選択して出力するセレクタと、前記パイプライン化の
ために前記バイト単位シフタの出力を保持するパイプラ
インレジスタと、パイプラインの最終ステージで前記パ
イプラインレジスタの出力データに対して所定少量の左
右シフトを行う左右少量ビットシフタとを備えた。
小さいシフタ回路を提供する。 【解決手段】 入力データに対するシフト演算を複数の
ステージに分割して実行するパイプライン化されたシフ
タ回路において、入力データに対してバイト単位の左右
シフトを行うバイト単位シフタと、前記バイト単位シフ
タと並列に動作を行い、入力データに対して所定少量ビ
ットの左シフトを行う左少量ビットシフタと、前記バイ
ト単位シフタの出力と前記左少量ビットシフタの出力の
いずれか一方をパイプラインステージの最初のステージ
で選択して出力するセレクタと、前記パイプライン化の
ために前記バイト単位シフタの出力を保持するパイプラ
インレジスタと、パイプラインの最終ステージで前記パ
イプラインレジスタの出力データに対して所定少量の左
右シフトを行う左右少量ビットシフタとを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、論理ＬＳＩ等に設
けられるシフタ回路、及びこのシフタ回路を搭載したマ
イクロプロセッサに関する。
けられるシフタ回路、及びこのシフタ回路を搭載したマ
イクロプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサやＤＳＰといった論
理ＬＳＩを高性能化するためには、処理の並列実行を行
う他に、動作サイクルの短縮を図るという方法がある。
論理ＬＳＩの動作サイクルを短縮するためには、その主
要構成要素の１つである演算回路の動作サイクルを短縮
することが不可欠である。
理ＬＳＩを高性能化するためには、処理の並列実行を行
う他に、動作サイクルの短縮を図るという方法がある。
論理ＬＳＩの動作サイクルを短縮するためには、その主
要構成要素の１つである演算回路の動作サイクルを短縮
することが不可欠である。
【０００３】従来より、半導体デバイス技術およびダイ
ナミック回路等の先端回路技術を駆使することにより、
演算回路の動作サイクルの短縮を図ってきた。しかし、
マーケットニーズに応えるためには、より一層の高速化
が必要になっている。
ナミック回路等の先端回路技術を駆使することにより、
演算回路の動作サイクルの短縮を図ってきた。しかし、
マーケットニーズに応えるためには、より一層の高速化
が必要になっている。
【０００４】シフタ回路もマイクロプロセッサの主要回
路の１つであり、高速化の要求を受けている回路であ
る。
路の１つであり、高速化の要求を受けている回路であ
る。
【０００５】図７に従来の３２ビット左右バレルシフタ
のブロック図を示す。
のブロック図を示す。
【０００６】バレルシフタは、通常セレクタを直列に並
べて構成する。どのような種類のセレクタを組み合わせ
て構成するかが重要であり、その時の設計パラメータお
よび要求性能を鑑みて最適な構成を探すことになる。
べて構成する。どのような種類のセレクタを組み合わせ
て構成するかが重要であり、その時の設計パラメータお
よび要求性能を鑑みて最適な構成を探すことになる。
【０００７】図７のシフタ回路において、ブロック２０
１はバイト単位の左右シフトを行うバイト単位シフタで
ある。すなわち、８ビット、１６ビット、２４ビットの
左右シフトを行う。このバイト単位シフタ２０１は、０
ビットシフトのケースもあるので、４対１のセレクタで
構成される。ブロック２０２は、８ビットの左右バレル
シフタであり、８ビットより少ないシフト量、すなわ
ち、７ビット、６ビット、５ビット…、といったシフト
量に対するシフト動作を行う。この８ビット左右バレル
シフタ２０２は、左右のシフト機能があるので、１５対
１のセレクタで構成される。
１はバイト単位の左右シフトを行うバイト単位シフタで
ある。すなわち、８ビット、１６ビット、２４ビットの
左右シフトを行う。このバイト単位シフタ２０１は、０
ビットシフトのケースもあるので、４対１のセレクタで
構成される。ブロック２０２は、８ビットの左右バレル
シフタであり、８ビットより少ないシフト量、すなわ
ち、７ビット、６ビット、５ビット…、といったシフト
量に対するシフト動作を行う。この８ビット左右バレル
シフタ２０２は、左右のシフト機能があるので、１５対
１のセレクタで構成される。
【０００８】上記バイト単位シフタ２０１と８ビット左
右バレルシフタ２０２を、入力端２０３と出力端２０４
との間に直列に接続することにより、３２ビットのバレ
ルシフト機能が実現できる。
右バレルシフタ２０２を、入力端２０３と出力端２０４
との間に直列に接続することにより、３２ビットのバレ
ルシフト機能が実現できる。
【０００９】次に、上記構成の３２ビット左右バレルシ
フタの動作を図８を参照しつつ説明する。なお、図８
は、３２ビット左右バレルシフタのシフト動作の一例を
示す図であり、例えば２２ビット右シフト動作を示して
いる。
フタの動作を図８を参照しつつ説明する。なお、図８
は、３２ビット左右バレルシフタのシフト動作の一例を
示す図であり、例えば２２ビット右シフト動作を示して
いる。
【００１０】入力端２０３に、例えば入力データＩＮと
して（ａ，０，２，ｂ，ｃ，ｆ，ｅ，３：１６進法）が
入力されると、バイト単位シフタ２０１では、前記入力
データに対して２バイトの右シフトを行う。その結果、
バイト単位シフタ２０１からは、シフトデータ（０，
０，０，０，ａ，０，２，ｂ）が出力されて、左右８ビ
ットシフタ２０２に入力される。そして、左右８ビット
シフタ２０２において６ビットの右シフトが行われる。
その結果、左右８ビットシフタ２０２からは、最終シフ
トデータ（０，０，０，０，０，２，８，０）が出力端
２０４から出力される。 このようなシフタ回路は、高
速化を図るため、近年ではパイプライン化（パイプライ
ン演算方式）を行うことによる動作サイクルの短縮も検
討されている。すなわち、このパイプライン演算方式
は、シフト回路を複数のステージに分割し、ステージ間
をデータが移動するに従って徐々に演算を施していくも
のであり、異なるステージでは異なるデータを処理する
ことができ、データの演算の完了を待つことなく次々と
データを入力し、演算して結果を得ることができる。
して（ａ，０，２，ｂ，ｃ，ｆ，ｅ，３：１６進法）が
入力されると、バイト単位シフタ２０１では、前記入力
データに対して２バイトの右シフトを行う。その結果、
バイト単位シフタ２０１からは、シフトデータ（０，
０，０，０，ａ，０，２，ｂ）が出力されて、左右８ビ
ットシフタ２０２に入力される。そして、左右８ビット
シフタ２０２において６ビットの右シフトが行われる。
その結果、左右８ビットシフタ２０２からは、最終シフ
トデータ（０，０，０，０，０，２，８，０）が出力端
２０４から出力される。 このようなシフタ回路は、高
速化を図るため、近年ではパイプライン化（パイプライ
ン演算方式）を行うことによる動作サイクルの短縮も検
討されている。すなわち、このパイプライン演算方式
は、シフト回路を複数のステージに分割し、ステージ間
をデータが移動するに従って徐々に演算を施していくも
のであり、異なるステージでは異なるデータを処理する
ことができ、データの演算の完了を待つことなく次々と
データを入力し、演算して結果を得ることができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来のシフタ回路では、パイプライン化を行った場合、演
算動作サイクルの短縮により、処理のスループットは向
上するものの、演算を開始してからその結果が使用可能
になる時間、いわゆる演算レーテンシは大きくなってし
まうという問題があった。
来のシフタ回路では、パイプライン化を行った場合、演
算動作サイクルの短縮により、処理のスループットは向
上するものの、演算を開始してからその結果が使用可能
になる時間、いわゆる演算レーテンシは大きくなってし
まうという問題があった。
【００１２】また、通常の処理ではシフト結果をその直
後の演算で使う処理が相当数あるので、演算レーテンシ
が大きいと、回路をパイプライン化して動作サイクルを
短縮しても、性能という観点から見ると、さほど効果を
上げないことも指摘されている。
後の演算で使う処理が相当数あるので、演算レーテンシ
が大きいと、回路をパイプライン化して動作サイクルを
短縮しても、性能という観点から見ると、さほど効果を
上げないことも指摘されている。
【００１３】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、動作サイクル
が短く、且つ演算レーテンシも小さいシフタ回路を提供
することである。またその他の目的は、このシフタ回路
を備えたマイクロプロセッサを提供することにある。
するためになされたもので、その目的は、動作サイクル
が短く、且つ演算レーテンシも小さいシフタ回路を提供
することである。またその他の目的は、このシフタ回路
を備えたマイクロプロセッサを提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明であるシフタ回路の特徴は、入力データ
に対するシフト演算を複数のステージに分割して実行す
るパイプライン化されたシフタ回路において、最終演算
結果を出力するパイプラインステージよりも早いステー
ジで、ある特定種類のシフト量に対するシフト結果を出
力する特定シフト出力手段を備えたことにある。
に、第１の発明であるシフタ回路の特徴は、入力データ
に対するシフト演算を複数のステージに分割して実行す
るパイプライン化されたシフタ回路において、最終演算
結果を出力するパイプラインステージよりも早いステー
ジで、ある特定種類のシフト量に対するシフト結果を出
力する特定シフト出力手段を備えたことにある。
【００１５】この第１の発明によれば、一般的なプログ
ラムでは必要なシフト量の分布が偏っている点に着目し
て、ある特定種類のシフト量に対するシフト結果を、最
終演算結果を出力するパイプラインステージよりも早い
ステージで出力する。これによって、出現頻度の高いシ
フト量に対するシフト結果をパイプラインステージの最
初のステージで出力することが可能になり、動作サイク
ルを短くし、しかも演算レーテンシを小さくすることが
できる。
ラムでは必要なシフト量の分布が偏っている点に着目し
て、ある特定種類のシフト量に対するシフト結果を、最
終演算結果を出力するパイプラインステージよりも早い
ステージで出力する。これによって、出現頻度の高いシ
フト量に対するシフト結果をパイプラインステージの最
初のステージで出力することが可能になり、動作サイク
ルを短くし、しかも演算レーテンシを小さくすることが
できる。
【００１６】第２の発明であるシフタ回路の特徴は、上
記第１の発明において、前記特定種類のシフト量を、８
の倍数のシフト量としたことにある。
記第１の発明において、前記特定種類のシフト量を、８
の倍数のシフト量としたことにある。
【００１７】この第２の発明によれば、出現頻度の高い
８の倍数のシフト量に対するシフト結果をパイプライン
ステージの最初のステージで出力する。
８の倍数のシフト量に対するシフト結果をパイプライン
ステージの最初のステージで出力する。
【００１８】第３の発明であるシフタ回路の特徴は、上
記第１の発明において、前記特定種類のシフト量を、８
ビットより小さいシフト量としたことにある。
記第１の発明において、前記特定種類のシフト量を、８
ビットより小さいシフト量としたことにある。
【００１９】この第３の発明によれば、出現頻度の高い
８ビットより小さいシフト量に対するシフト結果をパイ
プラインステージの最初のステージで出力する。
８ビットより小さいシフト量に対するシフト結果をパイ
プラインステージの最初のステージで出力する。
【００２０】第４の発明であるシフタ回路の特徴は、入
力データに対するシフト演算を複数のステージに分割し
て実行するパイプライン化されたシフタ回路において、
前記入力データに対してバイト単位の左右シフトを行う
バイト単位シフタと、前記バイト単位シフタと並列に動
作を行い、前記入力データに対して所定少量ビットの左
シフトを行う左少量ビットシフタと、前記バイト単位シ
フタの出力と前記左少量ビットシフタの出力のいずれか
一方をパイプラインステージの最初のステージで選択し
て出力するセレクタと、前記パイプライン化のために前
記バイト単位シフタの出力を保持するパイプラインレジ
スタと、パイプラインの最終ステージで前記パイプライ
ンレジスタの出力データに対して所定少量の左右シフト
を行う左右少量ビットシフタとを備えたことにある。
力データに対するシフト演算を複数のステージに分割し
て実行するパイプライン化されたシフタ回路において、
前記入力データに対してバイト単位の左右シフトを行う
バイト単位シフタと、前記バイト単位シフタと並列に動
作を行い、前記入力データに対して所定少量ビットの左
シフトを行う左少量ビットシフタと、前記バイト単位シ
フタの出力と前記左少量ビットシフタの出力のいずれか
一方をパイプラインステージの最初のステージで選択し
て出力するセレクタと、前記パイプライン化のために前
記バイト単位シフタの出力を保持するパイプラインレジ
スタと、パイプラインの最終ステージで前記パイプライ
ンレジスタの出力データに対して所定少量の左右シフト
を行う左右少量ビットシフタとを備えたことにある。
【００２１】この第４の発明によれば、入力データに対
して、出現頻度の高いシフト量である８ビットより小さ
いシフト量で左シフトを行う場合は、左少量ビットシフ
タが当該シフト量の左シフトを行い、セレクタはそのシ
フト結果をパイプラインステージの最初のステージで選
択し出力する。また、出現頻度の高いシフト量であるバ
イト単位で左右シフトを行う場合は、バイト単位シフタ
が当該シフト量の左右シフトを行い、セレクタはそのシ
フト結果をパイプラインステージの最初のステージで選
択し出力する。これにより、出現頻度の高いシフト量に
対するシフト結果をパイプラインステージの最初のステ
ージで的確に出力することが可能になり、動作サイクル
を短くし、しかも演算レーテンシを小さくすることがで
きる。
して、出現頻度の高いシフト量である８ビットより小さ
いシフト量で左シフトを行う場合は、左少量ビットシフ
タが当該シフト量の左シフトを行い、セレクタはそのシ
フト結果をパイプラインステージの最初のステージで選
択し出力する。また、出現頻度の高いシフト量であるバ
イト単位で左右シフトを行う場合は、バイト単位シフタ
が当該シフト量の左右シフトを行い、セレクタはそのシ
フト結果をパイプラインステージの最初のステージで選
択し出力する。これにより、出現頻度の高いシフト量に
対するシフト結果をパイプラインステージの最初のステ
ージで的確に出力することが可能になり、動作サイクル
を短くし、しかも演算レーテンシを小さくすることがで
きる。
【００２２】第５の発明であるシフタ回路の特徴は、上
記第４の発明において、前記左少量ビットシフタのシフ
ト量である前記所定少量ビットは、８ビットより小さい
ビットとしたことにある。
記第４の発明において、前記左少量ビットシフタのシフ
ト量である前記所定少量ビットは、８ビットより小さい
ビットとしたことにある。
【００２３】この第５の発明によれば、左少量ビットシ
フタのシフト量を出現頻度の高いシフト量に合わせて構
成するので、構成が簡素化される。
フタのシフト量を出現頻度の高いシフト量に合わせて構
成するので、構成が簡素化される。
【００２４】第６の発明であるマイクロプロセッサの特
徴は、実行する命令アドレスを記憶するプログラムカウ
ンタと、このプログラムカウンタより読み出された命令
アドレスをインクリメントするインクリメンタ回路と、
このインクリメンタ回路から出力された命令アドレスが
指定する命令を読み出す命令格納部と、前記命令格納部
より読み出された命令をデコードする命令デコーダと、
命令の実行に必要なデータを保持し、その読み出し／書
き込み動作が前記命令デコーダのデコード結果に従って
制御されるレジスタファイルと、前記命令デコーダのデ
コード結果に従い、前記レジスタファイルから読み出さ
れた値に基づいて演算を実行する演算実行部とを備えた
マイクロプロセッサにおいて、前記演算実行部は、前記
レジスタファイルからのオペランドに対してバイト単位
の左右シフトを行うバイト単位シフタと、前記バイト単
位シフタと並列に動作を行い、前記入力データに対して
所定の少量ビットの左シフトを行う左少量ビットシフタ
と、前記バイト単位シフタの出力と前記左少量ビットシ
フタの出力のいずれか一方をパイプラインステージの最
初のステージで選択して出力するセレクタと、パイプラ
イン化のために前記バイト単位シフタの出力を保持する
パイプラインレジスタと、パイプラインの最終ステージ
で前記パイプラインレジスタの出力データに対して所定
少量の左右シフトを行う左右少量ビットシフタとを有す
るシフタ回路を備えたことにある。
徴は、実行する命令アドレスを記憶するプログラムカウ
ンタと、このプログラムカウンタより読み出された命令
アドレスをインクリメントするインクリメンタ回路と、
このインクリメンタ回路から出力された命令アドレスが
指定する命令を読み出す命令格納部と、前記命令格納部
より読み出された命令をデコードする命令デコーダと、
命令の実行に必要なデータを保持し、その読み出し／書
き込み動作が前記命令デコーダのデコード結果に従って
制御されるレジスタファイルと、前記命令デコーダのデ
コード結果に従い、前記レジスタファイルから読み出さ
れた値に基づいて演算を実行する演算実行部とを備えた
マイクロプロセッサにおいて、前記演算実行部は、前記
レジスタファイルからのオペランドに対してバイト単位
の左右シフトを行うバイト単位シフタと、前記バイト単
位シフタと並列に動作を行い、前記入力データに対して
所定の少量ビットの左シフトを行う左少量ビットシフタ
と、前記バイト単位シフタの出力と前記左少量ビットシ
フタの出力のいずれか一方をパイプラインステージの最
初のステージで選択して出力するセレクタと、パイプラ
イン化のために前記バイト単位シフタの出力を保持する
パイプラインレジスタと、パイプラインの最終ステージ
で前記パイプラインレジスタの出力データに対して所定
少量の左右シフトを行う左右少量ビットシフタとを有す
るシフタ回路を備えたことにある。
【００２５】この第６の発明によれば、マイクロプロセ
ッサにおけるシフタ回路は上記第４の発明と同様の作用
を呈する。
ッサにおけるシフタ回路は上記第４の発明と同様の作用
を呈する。
【００２６】第７の発明であるマイクロプロセッサの特
徴は、上記第６の発明において、前記左少量ビットシフ
タの前記所定少量ビットを、８ビットより小さいビット
としたことにある。
徴は、上記第６の発明において、前記左少量ビットシフ
タの前記所定少量ビットを、８ビットより小さいビット
としたことにある。
【００２７】この第７の発明によれば、マイクロプロセ
ッサにおけるシフタ回路は上記第５の発明と同様の作用
を呈する。
ッサにおけるシフタ回路は上記第５の発明と同様の作用
を呈する。
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の実施形態に係る３
２ビット左右バレルシフタ回路のブロック図である。ま
た、図２は、本実施形態におけるシフタ回路の基本原理
を示すシフト量の分布図である。
基づいて説明する。図１は、本発明の実施形態に係る３
２ビット左右バレルシフタ回路のブロック図である。ま
た、図２は、本実施形態におけるシフタ回路の基本原理
を示すシフト量の分布図である。
【００２９】本実施形態の詳細な説明を行う前に、まず
その基本原理について述べる。
その基本原理について述べる。
【００３０】本実施形態のシフタ回路は、パイプライン
化されたシフタ回路であって、最終結果を出力するパイ
プラインステージよりも早いステージで、ある特定の種
類のシフト量に対するシフト結果を出力することを特徴
とする。特に上記特定の種類のシフト量としては、一般
のプログラムにおいて各シフト演算のシフト量の分布が
大変偏っている点に着目し、８の倍数のシフト量や、８
ビットより小さいシフト量といった出現頻度の高いシフ
ト量を当てている。
化されたシフタ回路であって、最終結果を出力するパイ
プラインステージよりも早いステージで、ある特定の種
類のシフト量に対するシフト結果を出力することを特徴
とする。特に上記特定の種類のシフト量としては、一般
のプログラムにおいて各シフト演算のシフト量の分布が
大変偏っている点に着目し、８の倍数のシフト量や、８
ビットより小さいシフト量といった出現頻度の高いシフ
ト量を当てている。
【００３１】出現頻度の高いシフト量は、具体的には、
８ビット以内の左シフト、８の倍数のシフト量の左
右シフト、オペランドの最上位ビットを切り出すため
の右シフト（すなわち、３２ビットデータの場合、３１
ビットの右シフト）、といったものである。特に、の
８ビット以内の左シフトは、配列型のデータのアドレス
を計算するときに用いられる。例えば配列データがワー
ドだった場合、インデックスを計算した後、その値を２
ビット左シフトすることにより、アドレスを算出する。
の８の倍数シフトはバイトデータを扱う時に用いる。
８ビット以内の左シフト、８の倍数のシフト量の左
右シフト、オペランドの最上位ビットを切り出すため
の右シフト（すなわち、３２ビットデータの場合、３１
ビットの右シフト）、といったものである。特に、の
８ビット以内の左シフトは、配列型のデータのアドレス
を計算するときに用いられる。例えば配列データがワー
ドだった場合、インデックスを計算した後、その値を２
ビット左シフトすることにより、アドレスを算出する。
の８の倍数シフトはバイトデータを扱う時に用いる。
【００３２】出現頻度の高いシフト量についての上記説
明を明らかにするために、発明者が、ベンチマークプロ
グラムＳＰＥＣｉｎｔ９２の一部（ｌｉ，ｃｏｍｐｒｅ
ｓｓ，ｅｑｎｔｏｔｔプログラム実行トレースの一部）
を用いて評価したところ、図２に示すようなシフト量の
出現頻度が得られた。この図より９０％以上のシフト演
算のシフト量が上記，，の範疇に含まれているこ
とが分かる。
明を明らかにするために、発明者が、ベンチマークプロ
グラムＳＰＥＣｉｎｔ９２の一部（ｌｉ，ｃｏｍｐｒｅ
ｓｓ，ｅｑｎｔｏｔｔプログラム実行トレースの一部）
を用いて評価したところ、図２に示すようなシフト量の
出現頻度が得られた。この図より９０％以上のシフト演
算のシフト量が上記，，の範疇に含まれているこ
とが分かる。
【００３３】なお、上記のＳＰＥＣｉｎｔ９２は、標準
的なプログラムの代表として選ばれたプログラムであ
り、このような傾向は他のプログラムでも同様であると
推測することができる。
的なプログラムの代表として選ばれたプログラムであ
り、このような傾向は他のプログラムでも同様であると
推測することができる。
【００３４】したがって、上記の特定の種類のシフト量
に対しては、パイプラインの早いステージでシフト結果
を出力することにより、これらのシフト量に対するシフ
ト演算は、小さいレーテンシで結果を出力することがで
きる。
に対しては、パイプラインの早いステージでシフト結果
を出力することにより、これらのシフト量に対するシフ
ト演算は、小さいレーテンシで結果を出力することがで
きる。
【００３５】次に、上述の基本原理に基づく本実施形態
の構成及び動作を説明する。
の構成及び動作を説明する。
【００３６】図１のシフタ回路において、ブロック１０
１は入力オペランドに対してバイト単位の左右シフトを
行うバイト単位シフタであり、８ビット、１６ビット及
び２４ビットの左右シフトを行う。ブロック１０２は左
右８ビットバレルシフタであり、８ビットより少ないシ
フト量、すなわち、７ビット、６ビット、５ビット、…
といったシフト量に対するシフト動作を行う。
１は入力オペランドに対してバイト単位の左右シフトを
行うバイト単位シフタであり、８ビット、１６ビット及
び２４ビットの左右シフトを行う。ブロック１０２は左
右８ビットバレルシフタであり、８ビットより少ないシ
フト量、すなわち、７ビット、６ビット、５ビット、…
といったシフト量に対するシフト動作を行う。
【００３７】このバイト単位シフタ１０１と左右８ビッ
トバレルシフタ１０２とは、パイプラインレジスタ１０
３を間に挟んで直列に接続され、バイト単位シフタ１０
１の入力端１０１ａには入力オペランドが供給され、左
右８ビットバレルシフタ１０２の出力端１０２ａからは
パイプラインステージの最終ステージである第２ステー
ジの出力ＯＵＴ２が送出されるようになっている。
トバレルシフタ１０２とは、パイプラインレジスタ１０
３を間に挟んで直列に接続され、バイト単位シフタ１０
１の入力端１０１ａには入力オペランドが供給され、左
右８ビットバレルシフタ１０２の出力端１０２ａからは
パイプラインステージの最終ステージである第２ステー
ジの出力ＯＵＴ２が送出されるようになっている。
【００３８】従来例と同様に、バイト単位シフタ１０１
は４対１のセレクタで、また左右８ビットバレルシフタ
１０２は１５対１のセレクタでそれぞれ構成されてい
る。パイプラインレジスタ１０３はフリップフロップで
構成され、本シフタ回路のパイプライン化を行うための
ものである。
は４対１のセレクタで、また左右８ビットバレルシフタ
１０２は１５対１のセレクタでそれぞれ構成されてい
る。パイプラインレジスタ１０３はフリップフロップで
構成され、本シフタ回路のパイプライン化を行うための
ものである。
【００３９】さらに、本シフタ回路には、パイプライン
ステージの最初のステージである第１ステージにブロッ
ク１０４が付加されている。ブロック１０４は、左８ビ
ットバレルシフタであり、バイト単位左右シフタ１０１
と並列に動作して、入力オペランドに対して８ビットよ
り少ないシフト量の左シフトだけを行う。この左８ビッ
トバレルシフタ１０４は、８ビットより少ないシフト量
の左シフトだけを行うので、８対１のセレクタで構成さ
れる。
ステージの最初のステージである第１ステージにブロッ
ク１０４が付加されている。ブロック１０４は、左８ビ
ットバレルシフタであり、バイト単位左右シフタ１０１
と並列に動作して、入力オペランドに対して８ビットよ
り少ないシフト量の左シフトだけを行う。この左８ビッ
トバレルシフタ１０４は、８ビットより少ないシフト量
の左シフトだけを行うので、８対１のセレクタで構成さ
れる。
【００４０】第１ステージでは、このバイト単位シフタ
１０１と８ビット左バレルシフタ１０４の結果をセレク
タ１０５で選択し、その選択結果を第１ステージの出力
ＯＵＴ１として出力端１０５ａに送出するようになって
いる。
１０１と８ビット左バレルシフタ１０４の結果をセレク
タ１０５で選択し、その選択結果を第１ステージの出力
ＯＵＴ１として出力端１０５ａに送出するようになって
いる。
【００４１】上記構成の３２ビット左右バレルシフタ回
路の動作として、図３、図４及び図５を参照しつつ実際
のシフト演算の例（Ａ），（Ｂ），（Ｃ）を説明する。
なお、図３は２ビット左シフトの演算例を示す図であ
り、図４は１６ビット左シフトの演算例を示す図であ
る。また、図５は２２ビット右シフトの演算例を示す図
である。
路の動作として、図３、図４及び図５を参照しつつ実際
のシフト演算の例（Ａ），（Ｂ），（Ｃ）を説明する。
なお、図３は２ビット左シフトの演算例を示す図であ
り、図４は１６ビット左シフトの演算例を示す図であ
る。また、図５は２２ビット右シフトの演算例を示す図
である。
【００４２】（Ａ）２ビット左シフト演算 ８ビット以内の左シフト演算は、先の図２の分布図で示
したように出現頻度の高いシフト量の演算として説明し
たが、その中で、特に出現頻度の高い２ビット左シフト
演算について説明する。
したように出現頻度の高いシフト量の演算として説明し
たが、その中で、特に出現頻度の高い２ビット左シフト
演算について説明する。
【００４３】図３に示すように、入力端１０１ａに、例
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３：「１６進法」）が入力されると、左８ビッ
トバレルシフタ１０４では、この入力オペランドに対し
て２ビットの左シフトを行う。その結果、左８ビットバ
レルシフタ１０４からは、シフトデータ（８，０，ａ，
ｆ，３，ｆ，８，ｃ）が出力される。
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３：「１６進法」）が入力されると、左８ビッ
トバレルシフタ１０４では、この入力オペランドに対し
て２ビットの左シフトを行う。その結果、左８ビットバ
レルシフタ１０４からは、シフトデータ（８，０，ａ，
ｆ，３，ｆ，８，ｃ）が出力される。
【００４４】このデータ（８，０，ａ，ｆ，３，ｆ，
８，ｃ）は、セレクタ１０５によって選択され、第１ス
テージの出力ＯＵＴ１として出力端１０５ａから出力さ
れる。この間の処理は１サイクルで実行される。
８，ｃ）は、セレクタ１０５によって選択され、第１ス
テージの出力ＯＵＴ１として出力端１０５ａから出力さ
れる。この間の処理は１サイクルで実行される。
【００４５】このように、８ビット以内の左シフト演算
に対しては、パイプラインの早いステージでシフト結果
を出力することができるので、演算レーテンシは小さく
なる。
に対しては、パイプラインの早いステージでシフト結果
を出力することができるので、演算レーテンシは小さく
なる。
【００４６】（Ｂ）１６ビット左シフト演算 ８の倍数のシフト量の左右シフト演算も、８ビット以内
の左シフト演算と同様に、出現頻度の高いシフト量の演
算として説明したが、その中で、例えば１６ビット左シ
フト演算について説明する。
の左シフト演算と同様に、出現頻度の高いシフト量の演
算として説明したが、その中で、例えば１６ビット左シ
フト演算について説明する。
【００４７】図４に示すように、入力端１０１ａに、例
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３）が入力されると、バイト単位シフタ１０１
では、前記入力オペランドに対して２バイトの左シフト
を行う。その結果、バイト単位シフタ１０１からは、シ
フトデータ（ｃ，ｆ，ｅ，３，０，０，０，０）が出力
される。
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３）が入力されると、バイト単位シフタ１０１
では、前記入力オペランドに対して２バイトの左シフト
を行う。その結果、バイト単位シフタ１０１からは、シ
フトデータ（ｃ，ｆ，ｅ，３，０，０，０，０）が出力
される。
【００４８】このデータ（ｃ，ｆ，ｅ，３，０，０，
０，０）は、セレクタ１０５によって選択され、第１ス
テージの出力ＯＵＴ１として出力端１０５ａから出力さ
れる。この間の処理は１サイクルで実行される。
０，０）は、セレクタ１０５によって選択され、第１ス
テージの出力ＯＵＴ１として出力端１０５ａから出力さ
れる。この間の処理は１サイクルで実行される。
【００４９】このように、８の倍数のシフト量の左右シ
フト演算も、パイプラインの早いステージでシフト結果
を出力することができるので、演算レーテンシが小さく
なる。
フト演算も、パイプラインの早いステージでシフト結果
を出力することができるので、演算レーテンシが小さく
なる。
【００５０】（Ｃ）２２ビット右シフト演算 上述した８ビット以内の左シフト演算、及び８の倍数の
シフト量の左右シフト演算以外のシフト演算として、例
えば２２ビット右シフト演算について説明する。
シフト量の左右シフト演算以外のシフト演算として、例
えば２２ビット右シフト演算について説明する。
【００５１】図５に示すように、入力端１０１ａに、例
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３）が入力されると、バイト単位シフタ１０１
では、前記入力オペランドに対して２バイトの右シフト
を行う。その結果、バイト単位シフタ１０１からは、シ
フトデータ（０，０，０，０，ａ，０，２，ｂ）が出力
され、パイプラインレジスタ１０３に保持される。この
間の処理は１サイクルで実行される。
えば入力オペランドＩＮとして（ａ，０，２，ｂ，ｃ，
ｆ，ｅ，３）が入力されると、バイト単位シフタ１０１
では、前記入力オペランドに対して２バイトの右シフト
を行う。その結果、バイト単位シフタ１０１からは、シ
フトデータ（０，０，０，０，ａ，０，２，ｂ）が出力
され、パイプラインレジスタ１０３に保持される。この
間の処理は１サイクルで実行される。
【００５２】次のサイクルにおいて、パイプラインレジ
スタ１０３の保持データ（０，０，０，０，ａ，０，
２，ｂ）は左右８ビットシフタ１０２に入力され、前記
保持データに対して６ビットの右シフトが行われる。そ
の結果、左右８ビットシフタ１０２からは、最終シフト
データ（０，０，０，０，０，２，８，０）が出力さ
れ、第２ステージの出力ＯＵＴ２として出力端１０２ａ
から出力される。
スタ１０３の保持データ（０，０，０，０，ａ，０，
２，ｂ）は左右８ビットシフタ１０２に入力され、前記
保持データに対して６ビットの右シフトが行われる。そ
の結果、左右８ビットシフタ１０２からは、最終シフト
データ（０，０，０，０，０，２，８，０）が出力さ
れ、第２ステージの出力ＯＵＴ２として出力端１０２ａ
から出力される。
【００５３】また、本実施形態は、パイプラインレジス
タ１０３によって２段のパイプライン化を実現している
ので、この第２ステージの処理と同時に、前記バイト単
位シフタ１０１または左８ビットシフタ１０４を用いて
次のサイクルの演算を行うことができる。
タ１０３によって２段のパイプライン化を実現している
ので、この第２ステージの処理と同時に、前記バイト単
位シフタ１０１または左８ビットシフタ１０４を用いて
次のサイクルの演算を行うことができる。
【００５４】このように、本実施形態のシフト回路は、
パイプラインレジスタ１０３によりパイプライン化され
ているため、従来よりも短いサイクルで動作可能であ
る。その動作サイクルタイムは、図７の従来例で示した
シフタ回路の約６０〜７０％程度、短縮することができ
る。
パイプラインレジスタ１０３によりパイプライン化され
ているため、従来よりも短いサイクルで動作可能であ
る。その動作サイクルタイムは、図７の従来例で示した
シフタ回路の約６０〜７０％程度、短縮することができ
る。
【００５５】また、一般的なプログラムでは必要なシフ
ト量の分布が偏っている点に着目して、出現頻度の高い
シフト量に対するシフト結果をパイプラインステージの
最初のステージで出力するようにしたので、９０％以上
のシフト演算に対して最初のステージで結果を出力する
ことが可能になり、平均レーテンシを小さくすることが
できる。
ト量の分布が偏っている点に着目して、出現頻度の高い
シフト量に対するシフト結果をパイプラインステージの
最初のステージで出力するようにしたので、９０％以上
のシフト演算に対して最初のステージで結果を出力する
ことが可能になり、平均レーテンシを小さくすることが
できる。
【００５６】図６は、本発明のシフタ回路を適用したマ
イクロプロセッサの構成を示すブロック図である。
イクロプロセッサの構成を示すブロック図である。
【００５７】このマイクロプロセッサ１５０は、命令実
行ユニットに上記実施形態の３２ビット左右バレルシフ
タ回路を適用したものであり、３２ビットＲＩＳＣ型マ
イクロプロセッサとして構成されている。
行ユニットに上記実施形態の３２ビット左右バレルシフ
タ回路を適用したものであり、３２ビットＲＩＳＣ型マ
イクロプロセッサとして構成されている。
【００５８】主要なデータの流れとしては、プログラム
カウンタ１５２から読み出された命令アドレスをインク
リメンタ回路１５１で＋１加算し、その命令アドレスを
命令キャッシュ１５３及びメモリマネジメントユニット
１５４へ送る。
カウンタ１５２から読み出された命令アドレスをインク
リメンタ回路１５１で＋１加算し、その命令アドレスを
命令キャッシュ１５３及びメモリマネジメントユニット
１５４へ送る。
【００５９】命令キャッシュ１５３がヒットすると当該
アドレスの命令が読み出され、命令デコーダ１５５へ送
られる。命令キャッシュ１５３がヒットしない場合は、
外部メモリからの命令の読み出しが必要なので、バスイ
ンターフェース１５６を介して外部メモリアクセスが行
われ、データを読み出す。
アドレスの命令が読み出され、命令デコーダ１５５へ送
られる。命令キャッシュ１５３がヒットしない場合は、
外部メモリからの命令の読み出しが必要なので、バスイ
ンターフェース１５６を介して外部メモリアクセスが行
われ、データを読み出す。
【００６０】命令デコーダ１５５に送られた命令は、適
当な制御信号に変換されて、レジスタファイル１５７
と、このレジスタファイル１５７から読み出された値を
使って演算を行う演算実行ユニット１５８とに送られ
る。
当な制御信号に変換されて、レジスタファイル１５７
と、このレジスタファイル１５７から読み出された値を
使って演算を行う演算実行ユニット１５８とに送られ
る。
【００６１】演算実行ユニット１５８は、上記実施形態
の３２ビット左右バレルシフタ回路１５８ａと、ＡＬＵ
１５８ｂと、アドレス計算部１５８ｃとを備えている。
例えば、配列型のデータ（ワード）のアドレスを計算す
る場合には、インデックスを計算した後、その値をシフ
タ回路１５８ａによって２ビット左シフトすることによ
り、アドレスを算出する。
の３２ビット左右バレルシフタ回路１５８ａと、ＡＬＵ
１５８ｂと、アドレス計算部１５８ｃとを備えている。
例えば、配列型のデータ（ワード）のアドレスを計算す
る場合には、インデックスを計算した後、その値をシフ
タ回路１５８ａによって２ビット左シフトすることによ
り、アドレスを算出する。
【００６２】演算実行ユニット１５８の演算結果は、再
度レジスタファイル１５７に書き戻されるか、データキ
ャッシュ１５９のアクセスのためのアドレスとして使用
される。データキャッシュ１５９は、入力されたアクセ
スアドレスに対してレジスタファイル１５７との間でロ
ード／ストアを実行する。データキャッシュ１５９がミ
スした場合は、命令キャッシュ１５３と同様に、メモリ
マネジメントユニット１５４を介して外部メモリアクセ
スが行われる。
度レジスタファイル１５７に書き戻されるか、データキ
ャッシュ１５９のアクセスのためのアドレスとして使用
される。データキャッシュ１５９は、入力されたアクセ
スアドレスに対してレジスタファイル１５７との間でロ
ード／ストアを実行する。データキャッシュ１５９がミ
スした場合は、命令キャッシュ１５３と同様に、メモリ
マネジメントユニット１５４を介して外部メモリアクセ
スが行われる。
【００６３】
【発明の効果】以上詳細に説明したように、第１の発明
であるシフタ回路によれば、動作サイクルを短くし、し
かも演算レーテンシを小さくすることが可能になる。
であるシフタ回路によれば、動作サイクルを短くし、し
かも演算レーテンシを小さくすることが可能になる。
【００６４】第２の発明であるシフタ回路によれば、上
記第１の発明において、出現頻度の高い８の倍数のシフ
ト量に対するシフト結果をパイプラインステージの最初
のステージで出力することができ、より的確に演算レー
テンシを小さくすることできる。
記第１の発明において、出現頻度の高い８の倍数のシフ
ト量に対するシフト結果をパイプラインステージの最初
のステージで出力することができ、より的確に演算レー
テンシを小さくすることできる。
【００６５】第３の発明であるシフタ回路によれば、上
記第１の発明において、出現頻度の高い８ビットより小
さいシフト量に対するシフト結果をパイプラインステー
ジの最初のステージで出力することができ、より的確に
演算レーテンシを小さくすることできる。
記第１の発明において、出現頻度の高い８ビットより小
さいシフト量に対するシフト結果をパイプラインステー
ジの最初のステージで出力することができ、より的確に
演算レーテンシを小さくすることできる。
【００６６】第４の発明であるシフタ回路によれば、動
作サイクルが短く、且つ演算レーテンシも小さいシフタ
機能を実現できる。
作サイクルが短く、且つ演算レーテンシも小さいシフタ
機能を実現できる。
【００６７】第５の発明であるシフタ回路によれば、上
記第４の発明において、構成を簡素化することが可能に
なる。
記第４の発明において、構成を簡素化することが可能に
なる。
【００６８】第６の発明であるマイクロプロセッサによ
れば、上記第４の発明と同様の効果を有するシフタ回路
を搭載したので、演算性能を向上させることができる。
れば、上記第４の発明と同様の効果を有するシフタ回路
を搭載したので、演算性能を向上させることができる。
【００６９】第７の発明であるマイクロプロセッサによ
れば、上記第６の発明において、シフタ回路の構成を簡
素化することが可能になる。
れば、上記第６の発明において、シフタ回路の構成を簡
素化することが可能になる。
【図１】本発明の実施形態に係る３２ビット左右バレル
シフタ回路のブロック図である。
シフタ回路のブロック図である。
【図２】実施形態におけるシフタ回路の基本原理を示す
シフト量の分布図である。
シフト量の分布図である。
【図３】２ビット左シフトの演算例を示す図である。
【図４】１６ビット左シフトの演算例を示す図である。
【図５】２２ビット右シフトの演算例を示す図である。
【図６】本発明のシフタ回路を適用したマイクロプロセ
ッサの構成を示すブロック図である。
ッサの構成を示すブロック図である。
【図７】従来の３２ビット左右バレルシフタのブロック
図である。
図である。
【図８】図７に示す３２ビット左右バレルシフタのシフ
ト動作の一例を示す図である。
ト動作の一例を示す図である。
１０１ バイト単位シフタ １０２ 左右８ビットバレルシフタ １０３ パイプラインレジスタ １０４ 左８ビットバレルシフタ １０５ セレクタ ＯＵＴ１ 第１ステージの出力 ＯＵＴ２ 第２ステージの出力 １５１ インクリメンタ回路 １５２ プログラムカウンタ １５３ 命令キャッシュ １５４ メモリマネジメントユニット １５５ 命令デコーダ １５８ 演算実行ユニット １５８ａ シフタ回路 １５８ｂ ＡＬＵ １５８ｃ アドレス計算部
Claims (7)
- 【請求項１】 入力データに対するシフト演算を複数の
ステージに分割して実行するパイプライン化されたシフ
タ回路において、 最終演算結果を出力するパイプラインステージよりも早
いステージで、ある特定種類のシフト量に対するシフト
結果を出力する特定シフト出力手段を備えたことを特徴
とするシフタ回路。 - 【請求項２】 前記特定種類のシフト量は、８の倍数の
シフト量としたことを特徴とする請求項１記載のシフタ
回路。 - 【請求項３】 前記特定種類のシフト量は、８ビットよ
り小さいシフト量としたことを特徴とする請求項１記載
のシフタ回路。 - 【請求項４】 入力データに対するシフト演算を複数の
ステージに分割して実行するパイプライン化されたシフ
タ回路において、 前記入力データに対してバイト単位の左右シフトを行う
バイト単位シフタと、 前記バイト単位シフタと並列に動作を行い、前記入力デ
ータに対して所定少量ビットの左シフトを行う左少量ビ
ットシフタと、 前記バイト単位シフタの出力と前記左少量ビットシフタ
の出力のいずれか一方をパイプラインステージの最初の
ステージで選択して出力するセレクタと、 前記パイプライン化のために前記バイト単位シフタの出
力を保持するパイプラインレジスタと、 パイプラインの最終ステージで前記パイプラインレジス
タの出力データに対して所定少量の左右シフトを行う左
右少量ビットシフタとを備えたことを特徴とするシフタ
回路。 - 【請求項５】 前記左少量ビットシフタの前記所定少量
ビットは、８ビットより小さいビットとしたことを特徴
とする請求項４記載のシフタ回路。 - 【請求項６】 実行する命令アドレスを記憶するプログ
ラムカウンタと、このプログラムカウンタより読み出さ
れた命令アドレスをインクリメントするインクリメンタ
回路と、このインクリメンタ回路から出力された命令ア
ドレスが指定する命令を読み出す命令格納部と、前記命
令格納部より読み出された命令をデコードする命令デコ
ーダと、命令の実行に必要なデータを保持し、その読み
出し／書き込み動作が前記命令デコーダのデコード結果
に従って制御されるレジスタファイルと、前記命令デコ
ーダのデコード結果に従い、前記レジスタファイルから
読み出された値に基づいて演算を実行する演算実行部と
を備えたマイクロプロセッサにおいて、 前記演算実行部は、 前記レジスタファイルからのオペランドに対してバイト
単位の左右シフトを行うバイト単位シフタと、 前記バイト単位シフタと並列に動作を行い、前記入力デ
ータに対して所定の少量ビットの左シフトを行う左少量
ビットシフタと、 前記バイト単位シフタの出力と前記左少量ビットシフタ
の出力のいずれか一方をパイプラインステージの最初の
ステージで選択して出力するセレクタと、 パイプライン化のために前記バイト単位シフタの出力を
保持するパイプラインレジスタと、 パイプラインの最終ステージで前記パイプラインレジス
タの出力データに対して所定少量の左右シフトを行う左
右少量ビットシフタとを有するシフタ回路を備えたこと
を特徴とするマイクロプロセッサ。 - 【請求項７】 前記左少量ビットシフタの前記所定少量
ビットは、８ビットより小さいビットとしたことを特徴
とする請求項６記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00219397A JP3474384B2 (ja) | 1997-01-09 | 1997-01-09 | シフタ回路及びマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00219397A JP3474384B2 (ja) | 1997-01-09 | 1997-01-09 | シフタ回路及びマイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10198550A true JPH10198550A (ja) | 1998-07-31 |
| JP3474384B2 JP3474384B2 (ja) | 2003-12-08 |
Family
ID=11522533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00219397A Expired - Fee Related JP3474384B2 (ja) | 1997-01-09 | 1997-01-09 | シフタ回路及びマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474384B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142776A (ja) * | 1999-10-01 | 2001-05-25 | Hitachi Ltd | データをロードする方法及びデータをストアする方法 |
| US7376819B2 (en) | 2002-06-28 | 2008-05-20 | Renesas Technology Corp. | Data processor with selectable word length |
-
1997
- 1997-01-09 JP JP00219397A patent/JP3474384B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142776A (ja) * | 1999-10-01 | 2001-05-25 | Hitachi Ltd | データをロードする方法及びデータをストアする方法 |
| US7376819B2 (en) | 2002-06-28 | 2008-05-20 | Renesas Technology Corp. | Data processor with selectable word length |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474384B2 (ja) | 2003-12-08 |
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Legal Events
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