JPH10283186A

JPH10283186A - プロセッサ

Info

Publication number: JPH10283186A
Application number: JP8824897A
Authority: JP
Inventors: Tsutomu Fukatsu; 勉普勝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】簡易な構造で高速に処理可能なプロセッサを
提供する。【解決手段】プロセッサは、パイプライン処理可能な
プロセッサであって、割り込み処理要求があった際の前
記パイプライン処理の状態にしたがって前記割り込み処
理の開始タイミングを制御するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサに関し、
特には、パイプライン処理に関する。

【０００２】

【従来の技術】従来より、プロセッサの高速処理技術の
一つとして、プロセッサの動作を制御するプログラムの
構成単位であるインストラクション（命令）に対する処
理を、複数の処理資源の中から単一あるいは複数の資源
を使用する複数のステージに分割し、時間的に隣接する
命令系列を異なるステージで処理資源のしように関して
強豪が起こらないようにオーバーラップさせ、高いスル
ープットで処理するパイプライン処理技術が知られてい
る。

【０００３】また、プロセッサ自身の処理・プロセッサ
とその周辺装置との協調処理を時間的に、また、使用す
る資源の観点から効率的に実行する手段として、割り込
み処理が知られている。

【０００４】割り込みとは、分岐命令と同じく、命令実
行の通常の流れを変えるものであり、そもそも算術演算
エラーの検出や各種プロセッサ周辺イベントに対してリ
アルタイムに応答するために考えられたものである。

【０００５】

【発明が解決しようとする課題】しかし、このようなパ
イプライン処理を行うプロセッサにあっては動作クロッ
クの周波数が高いため、割り込み処理はプロセッサ動作
のタイミング上クリティカルパスとなり、プロセッサの
高速処理の妨げとなってしまう。

【０００６】また、パイプライン処理では、異なる命令
の複数のステップが同時に行われるため、このような処
理中に割り込み要求要求があった場合に、その割り込み
要求に対する各命令についてのデータの待避処理が発生
し、回路の動作が複雑になってしまう。

【０００７】その結果、各命令が正確に実行されなくな
ってしまうことも考えられる。

【０００８】本発明はこのような問題点を解決すること
を目的とする。

【０００９】また、本願の他の目的は、簡易な構造で高
速に処理可能なプロセッサを提供する処にある。

【００１０】

【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、プログラムを構成する複数
の命令をそれぞれ複数のステージに分割し、近傍にある
複数の命令の互いに異なる前記複数のステージを同時に
処理可能なプロセッサであって、割り込み処理要求信号
を入力する入力手段と、前記入力手段により入力された
割り込み処理要求信号と前記複数の命令の処理状態とに
応じて前記割り込み処理の開示タイミングを制御する制
御手段とを備えて構成されている。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。

【００１２】本形態では、本発明を、ビデオ信号・音声
信号をデジタル信号として記録再生するデジタルＶＴＲ
に対して適用した場合について説明する。

【００１３】図１は本発明の実施形態としてのデジタル
ＶＴＲの構成を示すブロック図である。

【００１４】図１において、１は図１の各部を制御する
ためのコントローラ、２は後述の如くビデオ信号及び音
声信号の処理を行う信号処理回路、３は磁気テープに対
してビデオ信号・音声信号を記録再生する記録再生回
路、４はビデオ信号・音声信号の処理を行うために用い
られ、これらの信号を記憶するメモリ、５はコントロー
ラ１の制御用の情報を記憶するプログラムメモリ、６は
音声信号等の比較的低速のデータを入出力するためのイ
ンターフェイス、７は信号処理回路３及びメモリ４の間
で比較的高速にデータを授受するためのインターフェイ
ス、８は外部制御系とデータを授受するための外部イン
ターフェイス、９はメモリ５、インターフェイス６及び
外部インターフェイス８をコントローラ１の記憶空間と
してマッピングするためのメモリマネジメントユニット
（ＭＭＵ）である。

【００１５】このような構成において、まず、記録時の
動作について説明する。

【００１６】コントローラ１は、まず、入力ビデオ信号
を信号処理回路２、インターフェイス７を介してメモリ
４に書き込み、このメモリ４に記憶されたビデオ信号に
対して信号処理回路２により、周知のＤＣＴ・可変長符
号化等の技術を用いて情報量の圧縮及び符号化処理を施
す。更に、符号化されたビデオ信号に対して誤り訂正符
号化処理を施し、記録再生回路３に出力する。

【００１７】また、インターフェイス６はＭＭＵ９を介
してコントローラの記憶空間の一部にマッピングされて
いるため、入力音声信号はコントローラのストア命令に
よりコントローラに取り込まれる。

【００１８】コントローラは取り込んだ音声信号に対し
て所定の処理を施し、ＭＭＵ９を介してインターフェイ
ス７よりアクセス可能なインターフェイス６に記憶す
る。その後、音声信号はインターフェイス６からインタ
ーフェイス７に転送され、メモリ４に記憶される。この
際、メモリ４の書き込みアドレスを制御することにより
シャフリングを行う。

【００１９】メモリ４から読み出された音声信号は、信
号処理回路２により情報量を圧縮し、更に誤り訂正処理
を施して記録再生回路３に出力する。

【００２０】記録再生回路３は、信号処理回路２から出
力されたビデオ信号及び音声信号に対して磁気記録に適
したデジタル変調処理を施し、磁気ヘッドによりテープ
上に記録する。

【００２１】次に、再生動作について説明する。

【００２２】記録再生回路３により再生されたビデオ信
号及び音声信号は、記録時に対応した復調処理が施さ
れ、信号処理回路２を介してメモリ４に書き込まれる。

【００２３】信号処理回路２は、メモリ４に記憶された
ビデオ信号に対して誤り訂正処理及び復号化・情報量の
伸長処理を施し、元の形態に変換して出力する。また、
メモリ４に記憶された音声信号に対して誤り訂正処理及
び情報量の伸長処理を施してメモリ４に書き込む。

【００２４】メモリ４に記憶された音声信号はインター
フェイス７を介してインターフェイス６に供給される。
コントローラ１はＭＭＵ９を介してインターフェイス６
上の該当する記憶空間へロード命令を出力し、供給され
た音声信号を取り込む。このとき、ロードするアドレス
を制御することでデシャフリングを行う。

【００２５】コントローラ１は取り込んだ音声信号に対
して補間処理等の所定の処理を施し、インターフェイス
６上の記憶空間に記憶し、出力する。

【００２６】コントローラ１には音声信号のサンプリン
グやビデオ信号の同期タイミング、ユーザの操作等に応
じた割り込み信号及び、リセット信号が供給されてい
る。

【００２７】次に、図１におけるコントローラ１の構成
例について、図２を用いて説明する。

【００２８】図２はコントローラ１中に含まれるプロセ
ッサの構成例を示す図である。

【００２９】図２において、１１はレジスタファイルで
あり、２つのデータ出力ＱＡ，ＱＢ、読み出しアドレス
入力ＲＡ，ＲＢ、書き込み制御入力ＷＥ、書き込みアド
レス入力ＷＡ、データ入力ＤＩを有する。

【００３０】１２、１３はそれぞれ所定の演算を行う演
算回路であり、それぞれ２つのデータ入力ＳＡ，ＳＢ、
及びこれらから得られるデータを用いて行われた演算結
果の出力ＤＯ及び演算の制御入力ＣＮＴを有する。

【００３１】１４はメモリインターフェイスであり、２
つのデータ入力ＳＡ，ＳＢ、アドレス出力ＤＡ、メモリ
入出力ＭＩＯ、制御入力ＣＮＴを有し、制御入力ＣＮＴ
に従い入力データＳＡ，ＳＢから得られたデータから生
成したアドレスをアドレス出力ＤＡから出力する。ま
た、メモリ入出力ＭＩＯを介してレジスタファイル１１
とメモリシステム１６との間でのデータ転送や、ポート
ＥＸＴ＿ＩＯを利用したコントローラ外部とのデータ転
送を行う。

【００３２】１５は２つのデータ入力ＳＡ，ＳＢ、制御
信号入力ＣＮＴ、データ出力ＤＯ及びアドレス出力ＰＣ
Ｏを有するプログラムカウンタであり、シーケンサ１７
の制御によりメモリシステム１６に対してプログラムア
ドレスを与える。

【００３３】１６はデータやインストラクションを記憶
しておくためのメモリシステムで、データのアドレス入
力ＤＡ、データ入出力ＤＩＯ、インストラクションアド
レス入力ＩＡ、インストラクション出力ＩＳＯを有す
る。このメモリシステム１６はＲＯＭ，ＲＡＭ，磁気デ
ィスク、外部Ｉ／Ｏ等で構成されており、キャッシュ、
仮想記憶等の手法で階層化されて構成されることもあ
る。

【００３４】１７はレジスタファイル読み出しアドレス
ＲＡ，ＲＢ、レジスタファイル書き込み制御出力ＷＥ、
レジスタファイル書き込みアドレス出力ＷＡ、プログラ
ムカウンタ制御信号ＮＸＴＡ、演算器制御出力ＣＳＵ、
ＣＬＵ、メモリインターフェイス制御出力ＣＭＩ、デー
タ入力ＤＩ、メモリ入力ＩＩＮ、割り込み要求入力ＩＮ
Ｔ＿Ｎを有し、メメモリシステム内のインストラクショ
ンをメモリ入力ＩＩＮから取り込み、そのインストラク
ションに従いレジスタファイル１１、演算器１２、１
３、メモリインターフェイス１４及びプログラムカウン
タ１５を制御するためのシーケンサである。

【００３５】次に、このような構成のプロセッサの動作
概要を説明する。

【００３６】本形態のプロセッサはパイプライン処理を
行うように構成されており、プロセッサの動作を規定す
るプログラムの構成単位であるプロセッサ命令は、複数
のステップに分割されて時間的に隣接する命令系列が異
なるステップでオーバーラップして処理される。

【００３７】図３は図２のシーケンサ１７の構成を示す
図である。

【００３８】まず、本形態のパイプライン処理について
説明する。

【００３９】図３において、メモリシステム１６から読
み出された命令は端子ＩＩＮに入力され、以下に説明す
るパイプライン処理の各ステージを規定するためのレジ
スタＩＤレジスタ２１、ＥＸレジスタ２３、ＷＢレジス
タ２４を動作クロックに従って順に転送される。また、
セレクタ２２は後述の如く割り込み発生部２７からの選
択信号ＴＲＰ＿ＥＸに従って待避命令ＴＲＰとＩＤレジ
スタ２１の出力とを選択する。各レジスタの出力はパイ
プライン制御部２５に出力される。

【００４０】パイプライン制御部２５は各レジスタから
の出力と、各レジスタから出力が供給される直前の状態
に従って制御信号ＲＡ，ＲＢ，ＷＥ，ＷＡ，ＣＭＩ，Ｃ
ＳＵ及びＣＬＵを各端子から出力して各回路を制御す
る。

【００４１】パイプライン処理される各命令はプロセッ
サにより以下の各ステージで時分割に処理される。

【００４２】（１）命令取り込みステージプログラムカウンタ１５のアドレス出力ＰＣＯから出力
アドレスが出力されてメモリシステム１６のアドレス入
力ＩＡに供給される。そして、そのアドレスの内容がメ
モリシステム１６のインストラクション出力ＩＳＯから
シーケンサ１７のインストラクション入力ＩＩＮへ供給
され、実行命令がシーケンサ１７へ取り込まれる。

【００４３】（２）命令デコードステージシーケンサ１７は取り込んだ命令をデコードし、読み出
しアドレスＲＡ，ＲＢをレジスタファイル１１に供給し
て命令の実行に必要なオペランドをレジスタファイル１
１から出力させる。

【００４４】（３）実行ステージ必要なオペランドがレジスタファイル１１の出力ＱＡ，
ＱＢから出力されたら、シーケンサ１７は演算器１２、
１３及びメモリインターフェイス１４のなかから命令の
実行に必要なユニットを決定し、命令の実行を制御す
る。

【００４５】例えば、演算器１２による演算の命令であ
れば、レジスタファイルからデータＱＡ，ＱＢを読み出
して演算器１２に出力すると共に、制御信号ＣＳＵを出
力して演算器１２に演算を行わせる。

【００４６】また、メモリシステム１６からのデータの
ロード命令の場合には、メモリインターフェイス１４を
制御して出力ＤＡから所望のデータのアドレスを出力し
てメモリシステム１６からデータをロードさせる。

【００４７】（４）ライトバックステージ演算器１２、１３、メモリインターフェイス１４で命令
の実行が終了すると、得られた処理結果をレジスタファ
イル１１に書き込む。

【００４８】また、本形態のプロセッサは、前記資源の
占有状態、データ依存関係の状態に応じて命令を並列に
実行することが可能で、処理結果に違いが生じない限り
実行可能な命令は実行する。

【００４９】このようにパイプライン処理を行う本形態
のプロセッサでは、命令の取り込みからデコードまでに
遅延が生じる。従って、分岐命令等では、分岐の正否の
評価・分岐先アドレスの発生に遅延が生じるため、本来
のプログラムフローとは異なった命令がパイプラインに
挿入される場合がある。

【００５０】図４は、３つの命令ＣＭＤj、ＣＭＤj+1、
ＣＭＤj+2をパイプライン処理する場合の動作を示すタ
イミングチャートである。尚、本形態のプロセッサで
は、動作クロックＣＬＫの立ち上がりのタイミングで動
作を実行する。

【００５１】図４の例では、３つの命令はすべて分岐を
伴わない通常の命令であるため、プログラムカウンタ１
５の制御信号ＮＸＴＡは各クロックでＩＮＣ、即ちイン
クリメントを示している。従って、プログラムカウンタ
１５の出力ＰＣＯはアドレスＪから始まって以下、１づ
つ増加している。

【００５２】図においては、ｔ２、ｔ３、ｔ４のタイミ
ングで命令ＣＭＤj、ＣＭＤj+1、ＣＭＤj+2が端子ＩＩ
Ｎより入力される。そして、命令ＣＭＤjはｔ３でＩＤ
レジスタ２１に書き込まれ、以下、ｔ４でＥＸレジスタ
２３、ｔ５でＷＢレジスタに書き込まれる。他の命令も
同様に１クロック毎に次のレジスタに転送される。

【００５３】また、図５は、分岐命令を含む３つの命令
を処理する場合の動作を示すタイミングチャートであ
る。

【００５４】図５の例では、ｔ１においてプログラムカ
ウンタ１５からはＰＣＯとしてアドレスＪが出力されて
いる。そして、ｔ２においてアドレスＪに記憶されてい
る分岐命令ＪＭＰkが読み出されて端子ＩＩＮより入力
される。次に、ｔ３において、アドレスＪ＋１に記憶さ
れている命令ＣＭＤj+1が読み出されて端子ＩＩＮより
入力されると共に、命令ＪＭＰkがＩＤレジスタ２１に
転送される。そして、パイプライン制御部２５は分岐命
令をデコードしてプログラムカウンタ１４に分岐先のア
ドレスＫを知らせる。

【００５５】次に、ｔ４において、分岐命令の分岐先ア
ドレスＫより命令ＣＭＤkが読み出されて端子ＩＩＮよ
り入力され、命令ＣＭＤj+1がＩＤレジスタ２１に転送
されてデコードされ、更に、命令分岐命令ＪＭＰkがＥ
Ｘレジスタ２３に転送されて実行される。

【００５６】以下、各命令に対して１クロック毎に各ス
テージの処理が行われる。

【００５７】次に、このようなパイプライン処理を行う
本形態における割り込み動作について説明する。

【００５８】本形態では、優先順位を有する複数種類の
割り込み処理を受け付け可能である。そして、同時に複
数の割り込み要求があった場合には、より優先順位の高
い割り込み処理が実行され、残りの割り込み要求は高位
の割り込み処理が終了するまで待たされる。また、現在
実行中の割り込み処理よりも高位の割り込み要求があっ
た場合には、現在実行中の割り込み処理は中断され、そ
の高位の割り込み処理の終了後再開される。

【００５９】また、割り込み処理は、優先度により分類
された割り込み毎にあらかじめ分岐先アドレスが設定さ
れており、割り込み処理要求があったときに当該アドレ
スからプログラム中の割り込み復帰命令までのプログラ
ムを実行することで行われる。

【００６０】さて、図３においては、端子ＩＮＴ＿ＩＮ
よりこのような複数種の割り込み処理要求信号ＲＥＱが
入力され割り込み調停部２６に供給される。

【００６１】割り込み調停部２６は前述のように、同時
に複数種類の割り込み処理要求があった場合には、より
高位の割り込み要求を抽出してＶＥＣ＿Ｏに出力する。
また、ある優先順位の割り込み処理が実行されていると
き、現在実行中の割り込み処理と同じ優先順位、あるい
は、低位の割り込み処理要求があった場合には、入力さ
れた割り込み処理を保持しておき、現在実行中の割り込
み処理の終了後、保持している割り込み処理要求のうち
最も優先順位の高い割り込み処理を選択してＶＥＣ＿Ｏ
に出力する。

【００６２】また、パイプライン制御部２５が、プログ
ラム中の割り込み復帰命令をパイプライン中で検出し、
復帰信号ＲＴＰを活性化した場合、現在実行中の割り込
み処理が終了したことを示しており、割り込み調停部２
６は、割り込み処理要求信号ＲＥＱと、保持している待
ち割り込み処理とを比較して次に優先順位の高い割り込
み処理を選択してＶＥＣ＿Ｏに出力する。

【００６３】図６は割り込み調停部２６の構成を示す図
である。図において、１０１は割り込み処理要求信号Ｒ
ＥＱ(Request)が入力される端子である。

【００６４】本形態では、８種類の割り込み処理を設定
し、ＲＥＱとして８ビットの信号を入力する。つまり、
８種類の割り込み処理を８ビットのそれぞれの桁に対応
させ各桁が各割り込み処理を示すようにしている。そし
て、上位の桁から優先順位の高いものを設定することに
より、優先順位の比較は８ビットのデータの比較を行う
ことで可能になる。

【００６５】例えば、「００１０００００」という８ビ
ットのデータは、３番目の優先順位を有する割り込み処
理を示し、「０１０００１００」という８ビットのデー
タは、２番目と６番目の優先順位を有する割り込み処理
を示している。

【００６６】以下に説明する各要素から出力される８ビ
ットのデータも同様の構成である。

【００６７】また、前述の通り、本形態では同時に複数
の割り込みを受け付け可能としている。従って、ＲＥＱ
としては２つ以上の割り込み処理を示す８ビットのデー
タが入力されることがある。

【００６８】本形態のＶＴＲでは、記録時において、入
力ビデオ信号中の垂直同期信号が検出された場合や、回
転ヘッドのＰＧパルスが発生された時点、あるいは入力
音声信号をサンプリングするためのサンプリングパルス
が発生された時点等でＲＥＱ８ビットデータの状態が変
化する。

【００６９】１０２は入力された８ビットのＲＥＱにお
いて、最上位の割り込み処理のみを選択してＲＥＱ＿Ｈ
(Request_High)として出力する割り当て回路である。ま
た、１０３はＲＥＱにおいて、最上位の割り込み処理以
外の残りの割り込み処理を選択してＲＥＱ＿Ｒ(Request
_Rest)として出力する解除回路である。

【００７０】例えば、先程のようにＲＥＱとして「０１
０００１００」が入力された場合、ＲＥＱ＿Ｈとしては
「０１００００００」が出力され、ＲＥＱ＿Ｒとしては
「０００００１００」が出力される。

【００７１】次に、１０４は図に示した各入力データを
後述の制御部１１９からの制御信号Ａに従って選択し、
レジスタ１０５に記憶するセレクタである。レジスタ１
０５は現在プロセッサにおいて発行されている割り込み
処理以外の待ち割り込み処理を示すデータＡＳＴ(Asser
t)を記憶し、これをセレクタ１０４、割り当て回路１０
６及び解除回路１０７に供給する。割り当て回路１０６
及び解除回路１０７の動作は前述の割り当て回路１０２
及び解除回路１０３と同様であり、割り当て回路１０６
からは待ち割り込み処理中の最上位のものを示すデータ
ＡＳＴ＿Ｈが出力され、解除回路１０８からは待ち割り
込み処理中最上位のものを除いた残りを示すデータＡＳ
Ｔ＿Ｒが出力される。

【００７２】また、１０８は図に示した各入力データを
制御部１１９からの制御信号Ｃに従って選択し、レジス
タ１０９に記憶するセレクタである。レジスタ１０９は
現在プロセッサにおいて発行されている割り込み処理を
示すデータＣＵＲ(Current)を記憶し、これをセレクタ
１０８、１１４及び解除回路１１０に供給する。解除回
路１１０の動作は前述の解除回路１０３、１０７と同様
であり、解除回路１１０からは発行中の割り込み処理中
最上位のものを除いた残りを示すデータＣＵＲ＿Ｒが出
力される。

【００７３】また、１１１は図に示した各入力データを
制御部１１９からの制御信号Ｖに従って選択し、レジス
タ１１２に記憶するセレクタである。レジスタ１１２は
シーケンサ１５に対して割り込み処理の開始における分
岐アドレスを出力させるためのデータＶＥＣ＿Ｏを端子
１１３に供給する。

【００７４】１１４は、ＡＳＴ＿ＨとＣＵＲ＿Ｒとを比
較する比較回路、１１５はＡＳＴ＿ＨとＣＵＲとを比較
する比較回路、１１６はＲＥＱ＿ＨとＣＵＲとを比較す
る比較回路である。

【００７５】１１７はリセット信号ＲＳＴを入力し、制
御回路１１９に出力する端子、１１８はパイプライン制
御部２５から供給された割り込み処理終了パルスＲＴＰ
を入力し、制御回路１１９に供給する端子である。

【００７６】制御回路１１９は端子１１７、１１８から
の各信号の状態に応じて各比較回路１１４〜１１６の結
果を監視し、比較結果に従って各セレクタ１０４、１０
８及び１１１を制御するための制御信号Ａ，Ｃ，Ｖを出
力する。

【００７７】以下、制御部１１９の動作について説明す
る。制御部１１９は以下の３つの状態において各比較回
路の比較結果を監視し、各制御信号を出力する。

【００７８】（１）リセット信号ＲＳＴが入力された場
合リセット信号ＲＳＴは装置の電源ＯＮに伴って発生さ
れ、この場合、制御部１１９は、各セレクタにデータ
「００００００００」を選択させ、待ち割り込み処理、
発行割り込み、割り込み分岐がない状態にする。

【００７９】（２）リセット信号が入力されず、割り込
み処理終了信号ＲＴＰが入力された場合（２）−１ＲＴＰはＣＵＲで示される発行割り込み処理中、最上位
の割り込み処理が終了した状態を示している。そこで、
制御部１１９はまず比較回路１１４の比較結果を監視す
る。ここで、比較回路１１４はＡＳＴ＿Ｈ、即ち待ち割
り込み処理中最上位のものとＣＵＲ＿Ｒ、即ち発行割り
込み処理中、終了した割り込み処理を除いて最も優先順
位の高いものとを比較し、ＡＳＴ＿Ｈの方が大きい場合
には“１”を出力し、逆の場合には“０”を出力する。

【００８０】この結果、ＡＳＴ＿Ｈの方が大きい場合に
は現在発行中の割り込み処理よりも優先順位の高い待ち
割り込み処理があるということを表している。

【００８１】そこで、レジスタ１０９にＣＵＲ＿ＲとＡ
ＳＴ＿Ｈとの論理和ＣＵＲ＿ＲorＡＳＴ＿Ｈを供給する
べくセレクタ１０８の制御信号Ｃを出力する。

【００８２】また、待ち割り込み処理中ＡＳＴ＿Ｈが実
行されるべくＣＵＲに代入されたため、現在の待ち割り
込み処理としては、ＡＳＴ＿Ｒと割り込み要求信号ＲＥ
Ｑとの論理和をとったものとなる。そこで、ＡＳＴ＿Ｒ
とＲＥＱとの論理和ＡＳＴ＿ＲorＲＥＱをレジスタ１０
５に供給するべくセレクタ１０４の制御信号Ａを出力す
る。

【００８３】また、実行していた割り込み処理に変わっ
て、新たにＡＳＴ＿Ｈで示されていた割り込み処理を開
始するので、プログラム上、この割り込み処理の開始ア
ドレスに分岐しなくてはならない。そこで、レジスタ１
１２にＡＳＴ＿Ｈを供給するべくセレクタ１１１の制御
信号Ｖを出力する。この結果、端子１１３からは新たな
割り込み処理のための分岐命令として、ＡＳＴ＿Ｈが出
力される。

【００８４】（２）−２比較回路１１４の比較結果により、ＡＳＴ＿Ｈの値がＣ
ＵＲと同じ、または小さい場合には、発行中の割り込み
処理よりも優先順位の高い待ち割り込み処理は存在しな
いことを示している。

【００８５】そこで、発行割り込み処理中、終了した割
り込み処理を除いて最も優先順位の高いものを実行する
ためにＣＵＲ＿Ｒを選択するべく制御信号Ｃを出力す
る。

【００８６】また、待ち割り込み処理ＡＳＴについては
変化がないため、レジスタ１０５にはＡＳＴとＲＥＱと
の論理和ＡＳＴorＲＥＱが供給されるべく制御信号Ａを
出力する。

【００８７】また、レジスタ１１２の値は変更しない。
つまり、この状態は、ＣＵＲに示された低位の割り込み
処理の実行中に更に割り込まれたより高位の割り込み処
理が終了した状態であり、高位の割り込み処理に割り込
まれた低位の割り込み処理についてはプログラムが途中
で中断した状態となっている。

【００８８】従って、高位の割り込み処理の終了後、Ｃ
ＵＲで示された低位の割り込み処理よりも高位の待ち割
り込み処理がない場合には、中断された低位の割り込み
処理が再開される。低位の割り込み処理を中断すると
き、実行していたプログラムにおけるレジスタファイル
１１の内容は他のレジスタに待避されており、再開時に
はこの待避していたレジスタの内容に基づいて中断して
いた割り込み処理を実行することができる。

【００８９】従って、新たな割り込み分岐命令としての
ＶＥＣ＿Ｏを変更する必要はない。

【００９０】（３）ＲＳＴ、ＲＴＰのどちらも入力され
ていない場合（３）−１この場合には、制御回路１１９は、比較回路１１４では
なく、比較回路１１５及び１１６の比較結果に従って制
御信号を出力する。

【００９１】まず、制御部１１９は比較回路１１５の比
較結果を監視する。ここで、比較回路１１５は、ＡＳＴ
＿Ｈの値、即ち、待ち割り込み処理中最も優先順位の高
いものとＣＵＲの値、即ち現在発行中の割り込み処理と
の比較を行い、ＡＳＴ＿Ｈの方が大きい場合には“１”
を出力し、逆の場合には“０”を出力する。

【００９２】この結果、ＡＳＴ＿Ｈの方が大きい場合に
は、現在実行中の割り込み処理よりも優先順位の高い待
ち割り込み処理があることを示している。

【００９３】そこで、レジスタ１０９にＣＵＲとＡＳＴ
＿Ｈとの論理和ＣＵＲorＡＳＴ＿Ｈを供給するべくセレ
クタ１０８の制御信号Ｃを出力する。

【００９４】また、待ち割り込み処理中ＡＳＴ＿Ｈが実
行されるべくＣＵＲに代入されたため、現在の待ち割り
込み処理としては、ＡＳＴ＿Ｒと割り込み要求信号ＲＥ
Ｑとの論理和をとったものとなる。そこで、ＡＳＴ＿Ｒ
とＲＥＱとの論理和ＡＳＴ＿ＲorＲＥＱをレジスタ１０
５に供給するべくセレクタ１０４の制御信号Ａを出力す
る。

【００９５】また、実行していた割り込み処理に変わっ
て、新たにＡＳＴ＿Ｈで示されていた割り込み処理を開
始するので、プログラム上、この割り込み処理の開始ア
ドレスに分岐しなくてはならない。そこで、レジスタ１
１２にＡＳＴ＿Ｈを供給するべくセレクタ１１１の制御
信号Ｖを出力する。この結果、端子１１３からは新たな
割り込み処理のための分岐命令として、ＡＳＴ＿Ｈが出
力される。

【００９６】（３）−２また、比較回路１１５の比較結果により、ＡＳＴ＿Ｈの
値がＣＵＲと同じ、または小さい場合には、現在実行中
の割り込み処理よりも優先順位の高い待ち割り込み処理
は存在しないことを示している。

【００９７】この場合には更に、比較回路１１６の比較
結果を監視する。比較回路１１６はＲＥＱ＿Ｈの値、即
ち、割り込み要求入力中最も優先順位の高いものと、Ｃ
ＵＲ，即ち現在実行中の割り込み処理とを比較し、ＲＥ
Ｑ＿Ｈの方が大きい場合には“１”を出力し、逆の場合
には“０”を出力する。

【００９８】この結果、ＲＥＱ＿Ｈの方が大きい場合に
は、現在実行中の割り込み処理よりも優先順位の高い割
り込み処理要求があることを示している。

【００９９】そこで、レジスタ１０９にＣＵＲとＲＥＱ
＿Ｈとの論理和ＣＵＲorＲＥＱ＿Ｈを供給するべくセレ
クタ１０８の制御信号Ｃを出力する。

【０１００】また、待ち割り込み処理を示すＡＳＴを記
憶するレジスタ１０５には、入力ＲＥＱ信号中、最も優
先順位の高いＲＥＱ＿Ｈを除いた残りのものを示すＲＥ
Ｑ＿Ｒと現在の待ち割り込み処理を示すＡＳＴとの論理
和ＡＳＴorＲＥＱ＿Ｒとを供給するべく制御信号Ａを出
力する。更に、新たにＲＥＱ＿Ｈで示される割り込み処
理の分岐を命令するため、レジスタ１１２にＲＥＱ＿Ｈ
を供給するべく制御信号Ｖを出力する。

【０１０１】また、比較回路１１６の比較結果により、
ＣＵＲの値とＲＥＱ＿Ｈの値が同じ、もしくはＲＥＱ＿
Ｈの方が小さい場合、現在実行中の割り込み処理よりも
優先順位の高い割り込み処理要求がないことを示してい
る。

【０１０２】そこで、入力された割り込み処理要求ＲＥ
Ｑは待ち割り込みとなり、ＡＳＴとＲＥＱとの論理和Ａ
ＳＴorＲＥＱをレジスタ１０５に供給するべく制御信号
Ａを出力する。

【０１０３】また、このとき、現在実行中の割り込み処
理は変更がないので、セレクタ１０８によりＣＵＲを選
択するべく制御信号Ｃを出力する。また、レジスタ１１
２の値は変更しない。

【０１０４】本形態においては、割り込み調停部２６の
外部より割り込み要求信号が別途供給されない。つま
り、割り込み調停部２６は自身で割り込みがあったか否
かを判断しなくてはならない。

【０１０５】そこで、（３）において、リセット時、及
び割り込み処理の終了時以外のときには常に（実際に
は、調停回路の動作クロック毎に）比較回路１１５、１
１６の出力を監視することにより、現在実行している割
り込み処理よりも優先順位の高い待ち割り込み、あるい
は割り込み処理要求があるか否かを検出し、優先順位の
高い割り込み処理要求に対してすぐさま実行に移れるよ
うにしている。

【０１０６】以上説明したように、本形態では、複数種
類の割り込み処理をその優先順位に対応した８ビットの
データで表し、これらの８ビットのデータの比較により
割り込み処理の調停動作を制御している。

【０１０７】従って、非常に簡単に割り込み処理の優先
順位を決定することができる。

【０１０８】また、割り込み処理要求に対し、迅速に対
応することができる。

【０１０９】次に、割り込み発行部２７について説明す
る。

【０１１０】割り込み調停部２６から出力されたＶＥＣ
＿Ｏが供給されると、割り込み発行制御部２７はパイプ
ライン制御部２５から出力された信号ＰＳＭ＿Ｏによる
パイプライン制御部２５の状態に応じてＮＸＴＡからプ
ログラムカウンタ１５にパイプライン制御部２５から供
給された割り込み分岐アドレスの出力を指示すると共
に、セレクタ２２の制御信号ＴＲＰ＿ＥＸを出力する。

【０１１１】ＴＲＰ＿ＥＸはセレクタ２２に供給されて
おり、ＴＲＰ＿ＥＸが活性化された場合には割り込み処
理に伴うデータの待避命令ＴＲＰが選択されてＥＸレジ
スタ２３に供給される。

【０１１２】次に、このような割り込み発行部２７の動
作について図７、８のタイミングチャートを用いて説明
する。

【０１１３】図７は割り込み要求があったとき、パイプ
ライン処理中の命令が分岐命令でなかった時の動作を示
す図である。

【０１１４】前述の図４の場合と同様に、アドレスＪか
ら命令ＣＭＤjが読み出され、ｔ３においてデコードさ
れる。このとき、即ちｔ３において、割り込み調停部２
５から割り込み信号ＶＥＣ＿Ｏが供給されると、割り込
み発行部２７はプログラムカウンタ１４に対してＮＸＴ
Ａより割り込み分岐先のアドレスの出力を指示する。そ
して、次のクロックｔ４においてはセレクタ制御信号Ｔ
ＲＰ＿ＥＸを出力する。これにより、ｔ５において次に
実行されるべき命令ＣＭＤj+1に関するデータの待避動
作ＴＲＰが実行され、次のクロックｔ６においては、割
り込み分岐先のアドレスＶn+1に記憶されていた命令Ｃ
ＭＤVnが実行される。

【０１１５】このように、割り込み発行部２７は、パイ
プライン制御部２５より供給されているＰＳＭ＿Ｏに基
づき、割り込み信号ＶＥＣ＿Ｏが供給されたときにＩＤ
ステージにてデコードされている命令の内容を検出す
る。そして、その内容が分岐命令以外の場合には直ちに
分岐先アドレスの出力を指示すると共に、２クロック後
に割り込みに伴うデータの待避を指示する。

【０１１６】これにより、割り込み直前の命令ＣＭＤ
j、ＴＲＰ命令、割り込み分岐先のアドレス命令ＣＭＤV
nを空きサイクル無しに最小レイテンシで実行すること
ができる。

【０１１７】次に、割り込み信号ＶＥＣ＿Ｏが入力され
た時にＩＤステージでデコードされた命令が分岐命令の
時の動作を説明する。

【０１１８】図８において、図５の場合と同様に、アド
レスＪから分岐命令ＪＭＰkが読み出され、ｔ３におい
てデコードされる。そして、図７と同様ｔ３において割
り込み信号ＶＥＣ＿Ｏが供給される。このとき、割り込
み発行部２７は、ＩＤステージでデコードされた命令が
分岐命令であるため、図７の場合のように次のクロック
で制御信号ＴＲＰ＿ＥＸを出力せず１クロック遅延させ
てクロックｔ５において発生する。

【０１１９】この結果、クロックｔ６において、分岐先
命令ＣＭＤkに関するデータの待避動作ＴＲＰを確実に
実行することができる。

【０１２０】ここで、もし、図７の場合と同様に割り込
み信号を受けた後次のクロックで制御信号ＴＲＰ＿ＥＸ
を発行してしまうと、待避命令ＴＲＰをｔ５で実行する
ことになる。

【０１２１】この結果、命令ＣＭＤj+1に対するデータ
の待避が行われることになり、分岐先の命令ＣＭＤkに
ついてのデータの待避が行われなくなってしまう。

【０１２２】従って、割り込み処理の終了後に分岐先の
アドレスが生成されず、割り込み処理からの復帰時、本
来のプログラムフローとは異なったアドレスに分岐して
しまう。即ち、図８の例でいえば、割り込み復帰後は分
岐先命令ＣＭＤkから実行されなければならないはず
が、命令ＣＭＤj+1から実行されてしまうことになる。

【０１２３】本形態では、このように、割り込み信号の
発行時におけるＩＤステージの状態にしたがって、待避
命令の発行タイミングを遅らせているため、分岐先のア
ドレスの命令についてのデータ待避動作を確実に実行す
ることができ、割り込み処理の復帰後割り込み前のアド
レスから正確に処理を行うことができる。

【０１２４】また、本形態では、割り込み信号の入力時
においてＩＤステージでデコードされている命令が分岐
命令であるか否かにより制御信号ＴＲＰ＿ＥＸの発行タ
イミングを制御したが、これは分岐命令に限るものでは
ない。

【０１２５】即ち、前述の形態では、各命令は４クロッ
クで終了するものとして説明したが、実際には数〜数十
クロックかかる命令もあり、その場合には、割り込み発
行部２７はパイプライン制御部２５からの信号ＰＳＭ＿
Ｏに従って、パイプライン制御部２５の状態を検出し、
制御信号ＴＲＰ＿ＥＸの出力タイミングを制御すればよ
い。

【０１２６】また、本形態では、本発明をデジタルＶＴ
Ｒにおけるプロセッサに対して適用したが、これ以外に
も、割り込み機能を有するプロセッサを備える装置に対
して本発明を適用可能であり、同様の効果を有する。

【０１２７】

【発明の効果】以上説明したように、本発明によれば、
割り込み処理要求信号と複数の命令の処理状態とに応じ
て割り込み処理の開始タイミングを制御しているので、
パイプライン処理を行う場合であっても、割り込み処理
の開始までにデータを確実に待避させることができ、割
り込み処理の終了後、割り込み開始直前の命令に確実に
復帰することができる。

【図面の簡単な説明】

【図１】本発明の実施形態としてのデジタルＶＴＲの構
成を示す図である。

【図２】図１におけるコントローラ中に含まれるプロセ
ッサの構成例を示す図である。

【図３】図２におけるシーケンサの構成を示す図であ
る。

【図４】図３の回路の動作を説明するためのタイミング
チャートである。

【図５】図３の回路の動作を説明するためのタイミング
チャートである。

【図６】図３における割り込み調停部の構成を示す図で
ある。

【図７】図３の回路の動作を説明するためのタイミング
チャートである。

【図８】図３の回路の動作を説明するためのタイミング
チャートである。

【符号の説明】

１コントローラ１４アドレスカウンタ１５シーケンサ

Claims

【特許請求の範囲】

【請求項１】プログラムを構成する複数の命令をそれ
ぞれ複数のステージに分割し、近傍にある複数の命令の
互いに異なる前記複数のステージを同時に処理可能なプ
ロセッサであって、割り込み処理要求信号を入力する入力手段と、前記入力手段により入力された割り込み処理要求信号と
前記複数の命令の処理状態とに応じて前記割り込み処理
の開示タイミングを制御する制御手段とを備えるプロセ
ッサ。
【請求項２】前記入力手段は複数種類の前記割り込み
処理要求信号を入力することを特徴とする請求項１に記
載のプロセッサ。
【請求項３】演算回路と、レジスタファイルと、プロ
グラムカウンタと、前記プログラムを記憶したメモリ
と、前記複数の命令の互いに異なる前記複数のステージ
を同時に処理可能に前記演算回路、レジスタファイル及
びプログラムカウンタを制御する手段を備えたことを特
徴とする請求項１に記載のプロセッサ。
【請求項４】前記複数のステージは、命令取り込みス
テージ、命令デコードステージ、命令実行ステージ及び
ライトバックステージを含むことを特徴とする請求項１
に記載のプロセッサ。
【請求項５】前記制御手段は、前記割り込み処理要求
信号入力時の前記デコードステージの処理状態に応じて
前記割り込み処理の開始タイミングを制御することを特
徴とする請求項４に記載のプロセッサ。
【請求項６】パイプライン処理可能なプロセッサであ
って、割り込み処理要求があった際の前記パイプライン
処理の状態にしたがって前記割り込み処理の開始タイミ
ングを制御することを特徴とするプロセッサ。