JPH10283197A

JPH10283197A - プロセッサ及び割り込み調停方法

Info

Publication number: JPH10283197A
Application number: JP8824697A
Authority: JP
Inventors: Tsutomu Fukatsu; 勉普勝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】簡単な構造で高速に処理可能なプロセッサを
提供する。【解決手段】プロセッサは、優先順位を有するｎ（ｎ
は２以上の整数）種類の割り込み処理を実行可能なプロ
セッサであって、各桁が前記ｎ種類の割り込み処理の優
先順位に対応したｎビットの入力割り込みデータを入力
する入力手段と、前記入力割り込みデータを用いて実行
するべき割り込み処理を決定する決定手段とを備えて構
成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ及び割
り込み調停方法に関し、特には、割り込み処理の調停動
作に関するものである。

【０００２】

【従来の技術】従来より、プロセッサの高速処理技術の
一つとして、プロセッサの動作を制御するプログラムの
構成単位であるインストラクション（命令）に対する処
理を、複数の処理資源の中から単一あるいは複数の資源
を使用する複数のステージに分割し、時間的に隣接する
命令系列を異なるステージで処理資源の使用に関して競
合が起こらないようにオーバーラップさせ、高いスルー
プットで処理するパイプライン処理技術が知られてい
る。

【０００３】また、プロセッサ自身の処理・プロセッサ
とその周辺装置との協調処理を時間的に、また、使用す
る資源の観点から効率的に実行する手段として、割り込
み処理が知られている。

【０００４】割り込みとは、分岐命令と同じく、命令実
行の通常の流れを変えるものであり、そもそも算術演算
エラーの検出や各種プロセッサ周辺イベントに対してリ
アルタイムに応答するために考えられたものである。

【０００５】

【発明が解決しようとする課題】しかし、このようなパ
イプライン処理を行うプロセッサにあっては動作クロッ
クの周波数が高いため、割り込みを行う条件の検出、割
り込みに伴う調停動作、割り込み処理の発行はプロセッ
サ動作のタイミング上クリティカルパスとなり、プロセ
ッサの高速処理の妨げとなってしまう。

【０００６】本発明はこのような問題点を解決すること
を目的とする。

【０００７】また、本願の他の目的は、簡易な構造で高
速に処理可能なプロセッサを提供する処にある。

【０００８】また、本願の更に他の目的は、容易に割り
込みの調停処理を実行可能とする処にある。

【０００９】

【課題を解決するための手段】前記課題を解決し、目的
を達成するため、本発明は、優先順位を有するｎ（ｎは
２以上の整数）種類の割り込み処理を実行可能なプロセ
ッサであって、各桁が前記ｎ種類の割り込み処理の優先
順位に対応したｎビットの入力割り込みデータを入力す
る入力手段と、前記入力割り込みデータを用いて実行す
るべき割り込み処理を決定する決定手段とを備えて構成
されている。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。

【００１１】本形態では、本発明を、ビデオ信号・音声
信号をデジタル信号として記録再生するデジタルＶＴＲ
に対して適用した場合について説明する。

【００１２】図１は本発明の実施形態としてのデジタル
ＶＴＲの構成を示すブロック図である。

【００１３】図１において、１は図１の各部を制御する
ためのコントローラ、２は後述の如くビデオ信号及び音
声信号の処理を行う信号処理回路、３は磁気テープに対
してビデオ信号・音声信号を記録再生する記録再生回
路、４はビデオ信号・音声信号の処理を行うために用い
られ、これらの信号を記憶するメモリ、５はコントロー
ラ１の制御用の情報を記憶するプログラムメモリ、６は
音声信号等の比較的低速のデータを入出力するためのイ
ンターフェイス、７は信号処理回路３及びメモリ４の間
で比較的高速にデータを授受するためのインターフェイ
ス、８は外部制御系とデータを授受するための外部イン
ターフェイス、９はメモリ５、インターフェイス６及び
外部インターフェイス８をコントローラ１の記憶空間と
してマッピングするためのメモリマネジメントユニット
（ＭＭＵ）である。

【００１４】このような構成において、まず、記録時の
動作について説明する。

【００１５】コントローラ１は、まず、入力ビデオ信号
を信号処理回路２、インターフェイス７を介してメモリ
４に書き込み、このメモリ４に記憶されたビデオ信号に
対して信号処理回路２により、周知のＤＣＴ・可変長符
号化等の技術を用いて情報量の圧縮及び符号化処理を施
す。更に、符号化されたビデオ信号に対して誤り訂正符
号化処理を施し、記録再生回路３に出力する。

【００１６】また、インターフェイス６はＭＭＵ９を介
してコントローラの記憶空間の一部にマッピングされて
いるため、入力音声信号はコントローラのストア命令に
よりコントローラに取り込まれる。

【００１７】コントローラは取り込んだ音声信号に対し
て所定の処理を施し、ＭＭＵ９を介してインターフェイ
ス７よりアクセス可能なインターフェイス６に記憶す
る。その後、音声信号はインターフェイス６からインタ
ーフェイス７に転送され、メモリ４に記憶される。この
際、メモリ４の書き込みアドレスを制御することにより
シャフリングを行う。

【００１８】メモリ４から読み出された音声信号は、信
号処理回路２により情報量を圧縮し、更に誤り訂正処理
を施して記録再生回路３に出力する。

【００１９】記録再生回路３は、信号処理回路２から出
力されたビデオ信号及び音声信号に対して磁気記録に適
したデジタル変調処理を施し、磁気ヘッドによりテープ
上に記録する。

【００２０】次に、再生動作について説明する。

【００２１】記録再生回路３により再生されたビデオ信
号及び音声信号は、記録時に対応した復調処理が施さ
れ、信号処理回路２を介してメモリ４に書き込まれる。

【００２２】信号処理回路２は、メモリ４に記憶された
ビデオ信号に対して誤り訂正処理及び復号化・情報量の
圧縮処理を施し、元の形態に変換して出力する。また、
メモリ４に記憶された音声信号に対して誤り訂正処理及
び情報量の伸長処理を施してメモリ４に書き込む。

【００２３】メモリ４に記憶された音声信号はインター
フェイス７を介してインターフェイス６に供給される。
コントローラ１はＭＭＵ９を介してインターフェイス６
上の該当する記憶空間へロード命令を出力し、供給され
た音声信号を取り込む。このとき、ロードするアドレス
を制御することでデシャフリングを行う。

【００２４】コントローラ１は取り込んだ音声信号に対
して補間処理等の所定の処理を施し、インターフェイス
６上の記憶空間に記憶し、出力する。

【００２５】コントローラ１には音声信号のサンプリン
グやビデオ信号の同期タイミング、ユーザの操作等に応
じた割り込み信号及び、リセット信号が供給されてい
る。

【００２６】次に、図１におけるコントローラ１につい
て、図２を用いて説明する。

【００２７】図２はコントローラ１中に含まれるプロセ
ッサの要部構成を示す図である。

【００２８】図２において、１１はレジスタファイルで
あり、２つのデータ出力ＱＡ，ＱＢ、読み出しアドレス
入力ＲＡ，ＲＢ、書き込み制御入力ＷＥ、書き込みアド
レス入力ＷＡ、データ入力ＤＩを有する。

【００２９】１２、１３はそれぞれ異なる演算を行う演
算回路であり、それぞれ２つのデータ入力ＳＡ，ＳＢ、
及びこれらから得られるデータを用いて行われた演算結
果の出力ＤＯ及び演算の制御入力ＣＮＴを有する。

【００３０】１４はメモリインターフェイスであり、２
つのデータ入力ＳＡ，ＳＢ、アドレス出力ＤＡ、メモリ
入出力ＭＩＯ、制御入力ＣＮＴを有し、制御入力ＣＮＴ
に従い入力データＳＡ，ＳＢから得られたデータから生
成したアドレスをアドレス出力ＤＡから出力する。ま
た、メモリ入出力ＭＩＯを介したレジスタファイル１１
とメモリシステム１６との間でのデータ転送や、ポート
ＥＸＴ＿ＩＯを利用したコントローラ外部とのデータ転
送を行う。

【００３１】１５はレジスタファイル読み出しアドレス
ＲＡ，ＲＢ、レジスタファイル書き込み制御出力ＷＥ、
レジスタファイル書き込みアドレス出力ＷＡ、演算器制
御出力ＣＮＴＡ，ＣＮＴＢ、メモリインターフェイス制
御出力ＣＭＩ、データ入力ＤＩ、メモリ入力ＩＩＮ、メ
モリアドレス出力ＰＣＯ、データ出力ＤＯ、割り込み処
理復帰命令検出出力ＲＴＰ＿Ｏ、割り込み処理分岐指示
出力ＶＥＣを有し、メモリアドレス出力ＰＣＯから出力
されるアドレスのメモリシステム内のインストラクショ
ンをメモリ入力ＩＩＮから取り込み、そのインストラク
ションに従いレジスタファイル１１、演算器１２、１３
及びメモリインターフェイス１４を制御するためのシー
ケンサである。

【００３２】１６はデータやインストラクションを記憶
しておくためのメモリシステムで、データのアドレス入
力ＤＡ、データ入出力ＤＩＯ、インストラクションアド
レス入力ＩＡ、インストラクション出力ＩＳＯを有す
る。このメモリシステム１６はＲＯＭ，ＲＡＭ，磁気デ
ィスク、外部Ｉ／Ｏ等で構成されており、キャッシュ、
仮想記憶等の手法で階層化されて構成されることもあ
る。

【００３３】１７は初期化入力ＲＳＴ、割り込み処理復
帰命令検出入力ＲＴＰ、割り込み処理分岐指示出力ＶＥ
Ｃ＿Ｏ、割り込み処理要求ＲＥＱを有する調停回路であ
る。

【００３４】次に、このような構成のプロセッサの動作
概要を説明する。

【００３５】本形態のプロセッサはパイプライン処理を
行うように構成されており、プロセッサの動作を規定す
るプログラムの構成単位であるプロセッサ命令は、複数
のステップに分割されて時間的に隣接する命令系列が異
なるステップでオーバーラップして処理される。

【００３６】プロセッサは以下のステップを有する。

【００３７】（１）命令取り込みステップシーケンサ１５のアドレス出力ＰＣＯから出力アドレス
が出力されてメモリシステム１６のアドレス入力ＩＡに
供給される。そして、そのアドレスの内容がメモリシス
テム１６のインストラクション出力ＩＳＯからシーケン
サ１５のインストラクション入力ＩＩＮへ供給され、実
行命令がシーケンサ１５へ取り込まれる。

【００３８】（２）命令デコードステップシーケンサ１５は取り込んだ命令をデコードし、読み出
しアドレスＲＡ，ＲＢをレジスタファイル１１に供給し
て命令の実行に必要なオペランドをレジスタファイル１
１から出力させる。

【００３９】（３）実行ステップ必要なオペランドがレジスタファイル１１の出力ＱＡ，
ＱＢから出力されたら、シーケンサ１５は演算器１２、
１３、メモリインターフェイス１４のなかから命令の実
行に必要なユニットを決定し、命令の実行を制御する。

【００４０】例えば、演算器１２による演算の命令であ
れば、レジスタファイルからデータＱＡ，ＱＢを読み出
して演算器１２に出力すると共に、制御信号ＣＮＴＡを
出力して演算器１２に演算を行わせる。

【００４１】また、メモリシステム１６からのデータの
ロード命令の場合には、メモリインターフェイス１４を
制御して出力ＤＡから所望のデータのアドレスを出力し
てメモリシステム１６からデータをロードさせる。

【００４２】（４）ライトバックステップ演算器１２、１３、メモリインターフェイス１４で命令
の実行が終了すると、得られた処理結果をレジスタファ
イル１１に書き込む。

【００４３】また、本形態のプロセッサは、前記資源の
占有状態、データ依存関係の状態に応じて命令を並列に
実行することが可能で、処理結果に違いが生じない限り
実行可能な命令は実行する。

【００４４】次に、本形態の特徴的な構成としての調停
回路１７について説明する。

【００４５】本形態のプロセッサでは、複数種類の割り
込みを受け付ける様に構成されている。これら複数種類
の割り込みには優先順位が付加されており、例えば、同
時に複数の割り込み要求があった場合には高位の割り込
み処理が優先的に処理される。また、低優先順位の割り
込み処理実行中により高位の割り込み処理要求があった
場合にはその高位の割り込み処理が優先的に行われ、こ
の高位の割り込み処理が終了するまで低位の割り込み処
理は中断される。

【００４６】また、ある割り込み処理を実行中、当該処
理と同順位または低位の割り込み処理要求があった場合
には、その低位の割り込み処理要求を記憶し、現在実行
中の割り込み処理が終了した後、実行される。

【００４７】また、本形態においては、優先度により分
類された割り込み毎にあらかじめプログラム上の分岐先
アドレスを決定しておき、割り込み処理要求があったと
き前記アドレスからプログラム中の割り込み復帰命令ま
でのプログラムを実行することにより行う。

【００４８】以下、図３を用いて調停回路１７について
説明する。

【００４９】図３は調停回路１７の構成を示す図であ
る。図において、１０１は図２に示した割り込み処理要
求信号ＲＥＱ(Request)が入力される端子である。

【００５０】本形態では、８種類の割り込み処理を設定
し、ＲＥＱとして８ビットの信号を入力する。つまり、
８種類の割り込み処理を８ビットのそれぞれの桁に対応
させ各桁が各割り込み処理を示すようにしている。そし
て、上位の桁から優先順位の高いものを設定することに
より、優先順位の比較は８ビットのデータの比較を行う
ことで可能になる。

【００５１】例えば、「００１０００００」という８ビ
ットのデータは、３番目の優先順位を有する割り込み処
理を示し、「０１０００１００」という８ビットのデー
タは、２番目と６番目の優先順位を有する割り込み処理
を示している。

【００５２】以下に説明する各要素から出力される８ビ
ットのデータも同様の構成である。

【００５３】また、前述の通り、本形態では同時に複数
の割り込みを受け付け可能としている。従って、ＲＥＱ
としては２つ以上の割り込み処理を示す８ビットのデー
タが入力されることがある。

【００５４】本形態のＶＴＲでは、記録時において、入
力ビデオ信号中の垂直同期信号が検出された場合や、回
転ヘッドのＰＧパルスが発生された時点、あるいは入力
音声信号をサンプリングするためのサンプリングパルス
が発生された時点等でＲＥＱ８ビットデータの状態が変
化する。

【００５５】１０２は入力された８ビットのＲＥＱにお
いて、最上位の割り込み処理のみを選択してＲＥＱ＿Ｈ
(Request_High)として出力する割り当て回路である。ま
た、１０３はＲＥＱにおいて、最上位の割り込み処理以
外の残りの割り込み処理を選択してＲＥＱ＿Ｒ(Request
_Rest)として出力する解除回路である。

【００５６】例えば、先程のようにＲＥＱとして「０１
０００１００」が入力された場合、ＲＥＱ＿Ｈとしては
「０１００００００」が出力され、ＲＥＱ＿Ｒとしては
「０００００１００」が出力される。

【００５７】次に、１０４は図に示した各入力データを
後述の制御部１１９からの制御信号Ａに従って選択し、
レジスタ１０５に記憶するセレクタである。レジスタ１
０５は現在プロセッサにおいて発行されている割り込み
処理以外の待ち割り込み処理を示すデータＡＳＴ(Asser
t)を記憶し、これをセレクタ１０４、割り当て回路１０
６及び解除回路１０７に供給する。割り当て回路１０６
及び解除回路１０７の動作は前述の割り当て回路１０２
及び解除回路１０３と同様であり、割り当て回路１０６
からは待ち割り込み処理中の最上位のものを示すデータ
ＡＳＴ＿Ｈが出力され、解除回路１０８からは待ち割り
込み処理中最上位のものを除いた残りを示すデータＡＳ
Ｔ＿Ｒが出力される。

【００５８】また、１０８は図に示した各入力データを
制御部１１９からの制御信号Ｃに従って選択し、レジス
タ１０９に記憶するセレクタである。レジスタ１０９は
現在プロセッサにおいて発行されている割り込み処理を
示すデータＣＵＲ(Current)を記憶し、これをセレクタ
１０８、１１４及び解除回路１１０に供給する。解除回
路１１０の動作は前述の解除回路１０３、１０７と同様
であり、解除回路１１０からは発行中の割り込み処理中
最上位のものを除いた残りを示すデータＣＵＲ＿Ｒが出
力される。

【００５９】また、１１１は図に示した各入力データを
制御部１１９からの制御信号Ｖに従って選択し、レジス
タ１１２に記憶するセレクタである。レジスタ１１２は
シーケンサ１５に対して割り込み処理の開始における分
岐アドレスを出力させるためのデータＶＥＣ＿Ｏを端子
１１３に供給する。

【００６０】１１４は、ＡＳＴ＿ＨとＣＵＲ＿Ｒとを比
較する比較回路、１１５はＡＳＴ＿ＨとＣＵＲとを比較
する比較回路、１１６はＲＥＱ＿ＨとＣＵＲとを比較す
る比較回路である。

【００６１】１１７はリセット信号ＲＳＴを入力し、制
御回路１１９に出力する端子、１１８はシーケンサ１５
から供給された割り込み処理終了パルスＲＴＰを入力
し、制御回路１１９に供給する端子である。

【００６２】制御回路１１９は端子１１７、１１８から
の各信号の状態に応じて各比較回路１１４〜１１６の結
果を監視し、比較結果に従って各セレクタ１０４、１０
８及び１１１を制御するための制御信号Ａ，Ｃ，Ｖを出
力する。

【００６３】以下、制御部１１９の動作について説明す
る。制御部１１９は以下の３つの状態において各比較回
路の比較結果を監視し、各制御信号を出力する。

【００６４】（１）リセット信号ＲＳＴが入力された場
合リセット信号ＲＳＴは装置の電源ＯＮに伴って発生さ
れ、この場合、制御部１１９は、各セレクタにデータ
「００００００００」を選択させ、待ち割り込み処理、
発行割り込み、割り込み分岐がない状態にする。

【００６５】（２）リセット信号が入力されず、割り込
み処理終了信号ＲＴＰが入力された場合（２）−１ＲＴＰはＣＵＲで示される発行割り込み処理中、最上位
の割り込み処理が終了した状態を示している。そこで、
制御部１１９はまず比較回路１１４の比較結果を監視す
る。ここで、比較回路１１４はＡＳＴ＿Ｈ、即ち待ち割
り込み処理中最上位のものとＣＵＲ＿Ｒ、即ち発行割り
込み処理中、終了した割り込み処理を除いて最も優先順
位の高いものとを比較し、ＡＳＴ＿Ｈの方が大きい場合
には“１”を出力し、逆の場合には“０”を出力する。

【００６６】この結果、ＡＳＴ＿Ｈの方が大きい場合に
は現在発行中の割り込み処理よりも優先順位の高い待ち
割り込み処理があるということを表している。

【００６７】そこで、レジスタ１０９にＣＵＲ＿ＲとＡ
ＳＴ＿Ｈとの論理和ＣＵＲ＿ＲorＡＳＴ＿Ｈを供給する
べくセレクタ１０８の制御信号Ｃを出力する。

【００６８】また、待ち割り込み処理中ＡＳＴ＿Ｈが実
行されるべくＣＵＲに代入されたため、現在の待ち割り
込み処理としては、ＡＳＴ＿Ｒと割り込み要求信号ＲＥ
Ｑとの論理和をとったものとなる。そこで、ＡＳＴ＿Ｒ
とＲＥＱとの論理和ＡＳＴ＿ＲorＲＥＱをレジスタ１０
５に供給するべくセレクタ１０４の制御信号Ａを出力す
る。

【００６９】また、実行していた割り込み処理に変わっ
て、新たにＡＳＴ＿Ｈで示されていた割り込み処理を開
始するので、プログラム上、この割り込み処理の開始ア
ドレスに分岐しなくてはならない。そこで、レジスタ１
１２にＡＳＴ＿Ｈを供給するべくセレクタ１１１の制御
信号Ｖを出力する。この結果、端子１１３からは新たな
割り込み処理のための分岐命令として、ＡＳＴ＿Ｈが出
力される。

【００７０】（２）−２比較回路１１４の比較結果により、ＡＳＴ＿Ｈの値がＣ
ＵＲと同じ、または小さい場合には、発行中の割り込み
処理よりも優先順位の高い待ち割り込み処理は存在しな
いことを示している。

【００７１】そこで、発行割り込み処理中、終了した割
り込み処理を除いて最も優先順位の高いものを実行する
ためにＣＵＲ＿Ｒを選択するべく制御信号Ｃを出力す
る。

【００７２】また、待ち割り込み処理ＡＳＴについては
変化がないため、レジスタ１０５にはＡＳＴとＲＥＱと
の論理和ＡＳＴorＲＥＱが供給されるべく制御信号Ａを
出力する。

【００７３】また、レジスタ１１２の値は変更しない。
つまり、この状態は、ＣＵＲに示された低位の割り込み
処理の実行中に更に割り込まれたより高位の割り込み処
理が終了した状態であり、高位の割り込み処理に割り込
まれた低位の割り込み処理についてはプログラムが途中
で中断した状態となっている。

【００７４】従って、高位の割り込み処理の終了後、Ｃ
ＵＲで示された低位の割り込み処理よりも高位の待ち割
り込み処理がない場合には、中断された低位の割り込み
処理が再開される。低位の割り込み処理を中断すると
き、実行していたプログラムにおけるレジスタファイル
１１の内容は他のレジスタに待避されており、再開時に
はこの待避していたレジスタの内容に基づいて中断して
いた割り込み処理を実行することができる。

【００７５】従って、新たな割り込み分岐命令としての
ＶＥＣ＿Ｏを変更する必要はない。

【００７６】（３）ＲＳＴ、ＲＴＰのどちらも入力され
ていない場合（３）−１この場合には、制御回路１１９は、比較回路１１４では
なく、比較回路１１５及び１１６の比較結果に従って制
御信号を出力する。

【００７７】まず、制御部１１９は比較回路１１５の比
較結果を監視する。ここで、比較回路１１５は、ＡＳＴ
＿Ｈの値、即ち、待ち割り込み処理中最も優先順位の高
いものとＣＵＲの値、即ち現在発行中の割り込み処理と
の比較を行い、ＡＳＴ＿Ｈの方が大きい場合には“１”
を出力し、逆の場合には“０”を出力する。

【００７８】この結果、ＡＳＴ＿Ｈの方が大きい場合に
は、現在実行中の割り込み処理よりも優先順位の高い待
ち割り込み処理があることを示している。

【００７９】そこで、レジスタ１０９にＣＵＲとＡＳＴ
＿Ｈとの論理和ＣＵＲorＡＳＴ＿Ｈを供給するべくセレ
クタ１０８の制御信号Ｃを出力する。

【００８０】また、待ち割り込み処理中ＡＳＴ＿Ｈが実
行されるべくＣＵＲに代入されたため、現在の待ち割り
込み処理としては、ＡＳＴ＿Ｒと割り込み要求信号ＲＥ
Ｑとの論理和をとったものとなる。そこで、ＡＳＴ＿Ｒ
とＲＥＱとの論理和ＡＳＴ＿ＲorＲＥＱをレジスタ１０
５に供給するべくセレクタ１０４の制御信号Ａを出力す
る。

【００８１】また、実行していた割り込み処理に変わっ
て、新たにＡＳＴ＿Ｈで示されていた割り込み処理を開
始するので、プログラム上、この割り込み処理の開始ア
ドレスに分岐しなくてはならない。そこで、レジスタ１
１２にＡＳＴ＿Ｈを供給するべくセレクタ１１１の制御
信号Ｖを出力する。この結果、端子１１３からは新たな
割り込み処理のための分岐命令として、ＡＳＴ＿Ｈが出
力される。

【００８２】（３）−２また、比較回路１１５の比較結果により、ＡＳＴ＿Ｈの
値がＣＵＲと同じ、または小さい場合には、現在実行中
の割り込み処理よりも優先順位の高い待ち割り込み処理
は存在しないことを示している。

【００８３】この場合には更に、比較回路１１６の比較
結果を監視する。比較回路１１６はＲＥＱ＿Ｈの値、即
ち、割り込み要求入力中最も優先順位の高いものと、Ｃ
ＵＲ，即ち現在実行中の割り込み処理とを比較し、ＲＥ
Ｑ＿Ｈの方が大きい場合には“１”を出力し、逆の場合
には“０”を出力する。

【００８４】この結果、ＲＥＱ＿Ｈの方が大きい場合に
は、現在実行中の割り込み処理よりも優先順位の高い割
り込み処理要求があることを示している。

【００８５】そこで、レジスタ１０９にＣＵＲとＲＥＱ
＿Ｈとの論理和ＣＵＲorＲＥＱ＿Ｈを供給するべくセレ
クタ１０８の制御信号Ｃを出力する。

【００８６】また、待ち割り込み処理を示すＡＳＴを記
憶するレジスタ１０５には、入力ＲＥＱ信号中、最も優
先順位の高いＲＥＱ＿Ｈを除いた残りのものを示すＲＥ
Ｑ＿Ｒと現在の待ち割り込み処理を示すＡＳＴとの論理
和ＡＳＴorＲＥＱ＿Ｒとを供給するべく制御信号Ａを出
力する。更に、新たにＲＥＱ＿Ｈで示される割り込み処
理の分岐を命令するため、レジスタ１１２にＲＥＱ＿Ｈ
を供給するべく制御信号Ｖを出力する。

【００８７】また、比較回路１１６の比較結果により、
ＣＵＲの値とＲＥＱ＿Ｈの値が同じ、もしくはＲＥＱ＿
Ｈの方が小さい場合、現在実行中の割り込み処理よりも
優先順位の高い割り込み処理要求がないことを示してい
る。

【００８８】そこで、入力された割り込み処理要求ＲＥ
Ｑは待ち割り込みとなり、ＡＳＴとＲＥＱとの論理和Ａ
ＳＴorＲＥＱをレジスタ１０５に供給するべく制御信号
Ａを出力する。

【００８９】また、このとき、現在実行中の割り込み処
理は変更がないので、セレクタ１０８によりＣＵＲを選
択するべく制御信号Ｃを出力する。また、レジスタ１１
２の値は変更しない。

【００９０】本形態においては、調停回路１７の外部よ
り割り込み要求信号が別途供給されない。つまり、調停
回路１７は自身で割り込みがあったか否かを判断しなく
てはならない。

【００９１】そこで、（３）において、リセット時、及
び割り込み処理の終了時以外のときには常に（実際に
は、調停回路の動作クロック毎に）比較回路１１５、１
１６の出力を監視することにより、現在実行している割
り込み処理よりも優先順位の高い待ち割り込み、あるい
は割り込み処理要求があるか否かを検出し、優先順位の
高い割り込み処理要求に対してすぐさま実行に移れるよ
うにしている。

【００９２】以上説明したように、本形態では、複数種
類の割り込み処理をその優先順位に対応した８ビットの
データで表し、これらの８ビットのデータの比較により
割り込み処理の調停動作を制御している。

【００９３】従って、非常に簡単に割り込み処理の優先
順位を決定することができる。

【００９４】また、割り込み処理要求に対し、迅速に対
応することができる。

【００９５】前述の実施形態では、割り込み処理として
８種類の処理を例にあげて説明したが、これ以外にもｎ
（ｎは２以上の整数）種類の割り込み処理を処理可能に
設定してもよい。この場合には、各割り込み処理の種類
に対応したｎビットのデータを設定する必要がある。

【００９６】また、本形態では、本発明をデジタルＶＴ
Ｒにおけるプロセッサに対して適用したが、これ以外に
も、割り込み機能を有するプロセッサを備える装置に対
して本発明を適用可能であり、同様の効果を有する。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
優先順位を有するｎ種類の割り込み処理を実行する際、
各桁がｎ種類の割り込み処理に対応したｎビットのデー
タとして割り込み処理要求を入力し、このｎビットのデ
ータを用いて実行するべき割り込み処理を決定している
ので、ｎビットデータの比較動作という簡単な処理によ
り優先順位の高い割り込み処理を検出することができ、
優先度の高い割り込み処理に対して迅速に対応すること
が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示す図である。

【図２】図１におけるコントローラ中に含まれるプロセ
ッサの構成を示す図である。

【図３】図２における調停回路の構成を示す図である。

【符号の説明】

１コントローラ１７調停回路１１９制御部

Claims

【特許請求の範囲】

【請求項１】優先順位を有するｎ（ｎは２以上の整
数）種類の割り込み処理を実行可能なプロセッサであっ
て、各桁が前記ｎ種類の割り込み処理の優先順位に対応した
ｎビットの入力割り込みデータを入力する入力手段と、前記入力割り込みデータを用いて実行するべき割り込み
処理を決定する決定手段とを備えるプロセッサ。
【請求項２】前記決定手段は、前記入力割り込みデー
タを用いて、各桁が前記ｎ種類の割り込み処理に対応
し、実行中及び実行途中の割り込み処理を示すｎビット
の発行割り込みデータを発生する第１の発生手段を有す
ることを特徴とする請求項１に記載のプロセッサ。
【請求項３】前記決定手段は、前記入力割り込みデー
タと前記発行割り込みデータとに従って前記実行するべ
き割り込み処理を決定することを特徴とする請求項２に
記載のプロセッサ。
【請求項４】前記決定手段は、前記入力割り込みデー
タと前記発行割り込みデータとを比較する比較手段を有
し、前記比較手段の比較結果に従って前記実行するべき
割り込み処理を決定することを特徴とする請求項３に記
載のプロセッサ。
【請求項５】前記第１の発生手段は前記発行割り込み
データを記憶する第１の記憶手段を有し、前記比較手段
は前記入力割り込みデータと前記第１の記憶手段に記憶
されている発行割り込みデータとを比較することを特徴
とする請求項４に記載のプロセッサ。
【請求項６】前記決定手段は、前記入力割り込みデー
タと前記発行割り込みデータとを用いて、各桁が前記ｎ
種類の割り込み処理に対応し、未実行の割り込み処理を
示すｎビットの待ち割り込みデータを発生する第２の発
生手段を有することを特徴とする請求項２に記載のプロ
セッサ。
【請求項７】前記決定手段は、前記発行割り込みデー
タと前記待ち割り込みデータとを比較する比較手段を有
し、前記比較手段の比較結果に従って前記実行するべき
割り込み処理を決定することを特徴とする請求項６に記
載のプロセッサ。
【請求項８】前記第２の発生手段は前記待ち割り込み
データを記憶する第２の記憶手段を有し、前記比較手段
は前記発行割り込みデータと前記第２の記憶手段に記憶
されている待ち割り込みデータとを比較することを特徴
とする請求項７に記載のプロセッサ。
【請求項９】レジスタと、演算回路と、プログラムカ
ウンタの値に従ってメモリに記憶されたプログラムを読
み出し、当該プログラムに従い前記レジスタ及び演算回
路を制御するシーケンサとを備えたことを特徴とする請
求項１に記載のプロセッサ。
【請求項１０】優先順位を有するｎ（ｎは２以上の整
数）種類の割り込み処理を実行可能なプロセッサであっ
て、各桁が前記ｎ種類の割り込み処理に対応し、未処理の割
り込み処理のうち最上位の割り込み処理を示すｎビット
の上位待ち割り込みデータと、各桁が前記ｎ種類の割り
込み処理に対応し、中断中の割り込み処理を示すｎビッ
トの中断割り込みデータとを比較する第１の比較手段
と、前記上位待ち割り込みデータと、各桁が前記ｎ種類の割
り込み処理に対応し、実行中の割り込み処理を示すｎビ
ットの実行割り込みデータとを比較する第２の比較手段
と、各桁が前記ｎ種類の割り込み処理に対応し、要求された
割り込み処理のうち最上位の割り込み処理を示すｎビッ
トの上位入力割り込みデータと、前記実行割り込みデー
タとを比較する第３の比較手段と、前記第１の比較手段、第２の比較手段及び第３の比較手
段の出力に従って実行するべき割り込み処理を決定する
決定手段とを備えるプロセッサ。
【請求項１１】前記決定手段は、実行中の割り込み処
理の終了を示す終了パルスに応じて前記第１の比較回路
の比較結果を検出し、前記実行するべき割り込み処理を
決定することを特徴とする請求項１０に記載のプロセッ
サ。
【請求項１２】前記上位待ち割り込みデータを記憶す
る第１の記憶手段と、前記中断割り込みデータを記憶す
る第２の記憶手段と、前記実行割り込みデータを記憶す
る第３の記憶手段とを備えたことを特徴とする請求項１
０に記載のプロセッサ。
【請求項１３】前記決定手段は更に、前記第１の比較
手段、第２の比較手段及び第３の比較手段の出力に従っ
て、前記第１の記憶手段に記憶させる前記上位待ち割り
込みデータと、前記第２の記憶手段に記憶させる前記中
断割り込みデータと、前記第３の記憶手段に記憶させる
前記実行割り込みデータとを決定する事を特徴とする請
求項１２に記載のプロセッサ。
【請求項１４】優先順位を有するｎ種類の割り込み処
理を実行可能なプロセッサに対して適用可能な方法であ
って、実行中の割り込み処理及び要求された割り込み処理をそ
れぞれ、各桁が前記ｎ種類の割り込み処理に対応したｎ
ビットのデータとして扱い、前記実行中の割り込み処理
を示すデータと前記要求された割り込み処理を示すデー
タとを比較することにより実行するべき割り込み処理を
決定することを特徴とする割り込み調停方法。