JP2918019B2 - シングルチップマイクロプロセッサのテスト回路 - Google Patents
シングルチップマイクロプロセッサのテスト回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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Description
【０００１】
【発明の属する技術分野】本発明はシングルチップマイ
クロプロセッサのテスト回路に関し、特にハーバードア
ーキテクチャを採用したＤＳＰ（ディジタルシグナルプ
ロセッサ）等の高速のシングルチップマイクロプロセッ
サの内部テスト回路に関するものである。
クロプロセッサのテスト回路に関し、特にハーバードア
ーキテクチャを採用したＤＳＰ（ディジタルシグナルプ
ロセッサ）等の高速のシングルチップマイクロプロセッ
サの内部テスト回路に関するものである。
【０００２】
【従来の技術】シングルチップマイクロプロセッサの高
速動作を実現するため、命令コード系のデータパスと演
算データ系のデータパスを分離したハーバードアーキテ
クチャが一般に採用されている。特にディジタルシグナ
ルプロセッサ（ＤＳＰ）等、高速動作を必要とするプロ
セッサでは、外部に命令メモリを持つことが、メモリの
アクセススピード、外部端子数等の制約によって不可能
となってきている。このため、命令メモリに関しては、
内蔵の命令ＲＯＭ（ＲＡＭ）のみといったプロセッサの
構成が、一般的となってきている。
速動作を実現するため、命令コード系のデータパスと演
算データ系のデータパスを分離したハーバードアーキテ
クチャが一般に採用されている。特にディジタルシグナ
ルプロセッサ（ＤＳＰ）等、高速動作を必要とするプロ
セッサでは、外部に命令メモリを持つことが、メモリの
アクセススピード、外部端子数等の制約によって不可能
となってきている。このため、命令メモリに関しては、
内蔵の命令ＲＯＭ（ＲＡＭ）のみといったプロセッサの
構成が、一般的となってきている。
【０００３】図３はこの種のＤＳＰの一般的な内部ブロ
ック図である。図において、１０９は内部演算回路であ
り、データＲＡＭ１２０と，このデータＲＡＭ１２０の
アドレス指定をなすデータポインタ１２１と，ＡＬＵ
（演算ユニット）１２２と，乗算器１２３と，データ入
出力回路１２４と，これ等各回路を相互接続する内部デ
ータバス１２５とからなっている。
ック図である。図において、１０９は内部演算回路であ
り、データＲＡＭ１２０と，このデータＲＡＭ１２０の
アドレス指定をなすデータポインタ１２１と，ＡＬＵ
（演算ユニット）１２２と，乗算器１２３と，データ入
出力回路１２４と，これ等各回路を相互接続する内部デ
ータバス１２５とからなっている。
【０００４】命令が格納された命令ＲＯＭ１０１が設け
られており、プログラムカウンタ１０２により指定され
るアドレスに従って当該命令ＲＯＭ１０１から順次読出
される命令が、デコーダ１０６によりデコードされるこ
とにより、データ処理が行われるようになっている。
尚、データＲＡＭ１０３及びこのＲＡＭアドレスを生成
するデータポインタ１０４も設けられている。
られており、プログラムカウンタ１０２により指定され
るアドレスに従って当該命令ＲＯＭ１０１から順次読出
される命令が、デコーダ１０６によりデコードされるこ
とにより、データ処理が行われるようになっている。
尚、データＲＡＭ１０３及びこのＲＡＭアドレスを生成
するデータポインタ１０４も設けられている。
【０００５】特に特定用途（特定処理）に専用化された
プロセッサにおいては、チップ面積の縮小化，価格低減
のために、内部命令メモリをＲＯＭのみとしたものが多
く見られる。この様な内部の命令メモリがＲＯＭのみの
プロセッサにおいては、内部回路のテスト用プログラム
を書込む領域が必要となり、命令ＲＯＭの一部領域をテ
ストプログラム領域として確保せざるを得ない状況とな
っている。このため、内部命令ＲＯＭ容量のうち、ユー
ザの信号処理プログラムの書込み領域を減少させる要因
となっていた。
プロセッサにおいては、チップ面積の縮小化，価格低減
のために、内部命令メモリをＲＯＭのみとしたものが多
く見られる。この様な内部の命令メモリがＲＯＭのみの
プロセッサにおいては、内部回路のテスト用プログラム
を書込む領域が必要となり、命令ＲＯＭの一部領域をテ
ストプログラム領域として確保せざるを得ない状況とな
っている。このため、内部命令ＲＯＭ容量のうち、ユー
ザの信号処理プログラムの書込み領域を減少させる要因
となっていた。
【０００６】特にＤＳＰの様に水平型の命令コード形式
を持つプロセッサにおいては１命令中に複数の制御フィ
ールドが存在するため１命令中の命令の組み合わせが膨
大となり、また前後の命令の組み合わせによる動作検証
までも含めると、予め全てのテストプログラムを命令Ｒ
ＯＭに書込んでおくことは現実的に困難となってきてい
る。
を持つプロセッサにおいては１命令中に複数の制御フィ
ールドが存在するため１命令中の命令の組み合わせが膨
大となり、また前後の命令の組み合わせによる動作検証
までも含めると、予め全てのテストプログラムを命令Ｒ
ＯＭに書込んでおくことは現実的に困難となってきてい
る。
【０００７】また、予めテストプログラムを命令ＲＯＭ
に書込んでおく必要があるため、命令ＲＯＭに書込まれ
ていなかった事象に関しては事後に検証するすべがな
く、例えば製品出荷後に不具合が判明した場合にも、内
部回路の動作検証を行うことが非常に困難となってい
た。
に書込んでおく必要があるため、命令ＲＯＭに書込まれ
ていなかった事象に関しては事後に検証するすべがな
く、例えば製品出荷後に不具合が判明した場合にも、内
部回路の動作検証を行うことが非常に困難となってい
た。
【０００８】これに対し、特開平２−１２４３６号公報
に開示された様なテスト回路構成が提案されているが、
この技術では、１命令サイクルに２度メモリの読出しを
行うといった極めて低速動作のプロセッサに対応したも
のであり、現状の１命令サイクルに一度の命令アクセス
しか行えない高速動作を行うプロセッサに対しては対応
できない構成となっていた。
に開示された様なテスト回路構成が提案されているが、
この技術では、１命令サイクルに２度メモリの読出しを
行うといった極めて低速動作のプロセッサに対応したも
のであり、現状の１命令サイクルに一度の命令アクセス
しか行えない高速動作を行うプロセッサに対しては対応
できない構成となっていた。
【０００９】
【発明が解決しようとする課題】この様な従来のシング
ルチップマイクロプロセッサでは、内部回路テスト用の
テストプログラムを命令ＲＯＭ上に書込む必要があるた
め、命令ＲＯＭ領域が大きくなるという問題があった。
また、このため、内部の命令ＲＯＭ容量のうち、ユーザ
使用領域が低減してしまうという欠点もあった。
ルチップマイクロプロセッサでは、内部回路テスト用の
テストプログラムを命令ＲＯＭ上に書込む必要があるた
め、命令ＲＯＭ領域が大きくなるという問題があった。
また、このため、内部の命令ＲＯＭ容量のうち、ユーザ
使用領域が低減してしまうという欠点もあった。
【００１０】更に水平型命令コード形式を持ったＤＳＰ
等においては命令の組み合わせが膨大となり、結果的に
全てのテストプログラムを予め命令ＲＯＭに書込んでお
くことができず、また、不具合が発生した場合にも後か
ら解析用のテストプログラムを実行することができない
という問題があった。
等においては命令の組み合わせが膨大となり、結果的に
全てのテストプログラムを予め命令ＲＯＭに書込んでお
くことができず、また、不具合が発生した場合にも後か
ら解析用のテストプログラムを実行することができない
という問題があった。
【００１１】本発明の目的は、命令メモリとしてＲＯＭ
を有するマイクロプロセッサにおいて、このＲＯＭにテ
スト用の命令を予め書込んでおくことなく、必要に応じ
て外部から命令コード供給しつつ内部回路のテストを行
うことができるようにしたシングルチップマイクロプロ
セッサのテスト回路を提供することである。
を有するマイクロプロセッサにおいて、このＲＯＭにテ
スト用の命令を予め書込んでおくことなく、必要に応じ
て外部から命令コード供給しつつ内部回路のテストを行
うことができるようにしたシングルチップマイクロプロ
セッサのテスト回路を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、命令を
格納した命令格納用ＲＯＭと、この命令格納用ＲＯＭの
アドレスを指定するＲＯＭアドレス指定手段と、データ
を格納するためのデータ格納用ＲＡＭと、このデータ格
納用ＲＡＭのアドレスを指定するＲＡＭアドレス指定手
段と、前記命令格納用ＲＯＭからの命令をデコードする
デコード手段と、外部データ入力端子からのデータを取
込みつつ前記デコード手段のデコード出力に従ってデー
タ処理を行うデータ処理手段とを含み、命令メモリとデ
ータメモリとが分離された構成のシングルチップマイク
ロプロセッサのテスト回路であって、前記データ格納用
ＲＡＭのアドレスとして前記ＲＯＭアドレス指定手段の
出力及び前記ＲＡＭアドレス指定手段の出力を択一的に
導出するＲＡＭアドレス選択手段と、前記デコード手段
への入力として前記命令格納用ＲＯＭの出力命令、前記
外部データ入力端子からの供給命令、前記データ格納用
ＲＡＭの出力命令のいずれかを択一的に導出する命令選
択手段とを含み、外部からの命令テストを行う第１のテ
ストモード指示に応答して、前記ＲＡＭアドレス選択手
段が前記ＲＡＭアドレス指定手段の出力を選択して前記
データ格納用ＲＡＭのアドレスとして供給し、前記第１
のテストモード指示に応答して、前記外部データ入力端
子からの供給命令を前記命令選択手段が選択して前記デ
コード手段へ供給し、前記データ格納用ＲＡＭのテスト
を行う第２のテストモード指示に応答して、前記ＲＡＭ
アドレス選択手段が前記ＲＯＭアドレス指定手段の出力
を選択して前記データ格納用ＲＡＭのアドレスとして供
給し、前記第２のテストモード指示に応答して、前記デ
ータ格納用ＲＡＭの出力命令を前記命令選択手段が選択
して前記デコード手段へ供給するようにしたことを特徴
とするシングルチップマイクロプロセッサのテスト回路
が得られる。
格納した命令格納用ＲＯＭと、この命令格納用ＲＯＭの
アドレスを指定するＲＯＭアドレス指定手段と、データ
を格納するためのデータ格納用ＲＡＭと、このデータ格
納用ＲＡＭのアドレスを指定するＲＡＭアドレス指定手
段と、前記命令格納用ＲＯＭからの命令をデコードする
デコード手段と、外部データ入力端子からのデータを取
込みつつ前記デコード手段のデコード出力に従ってデー
タ処理を行うデータ処理手段とを含み、命令メモリとデ
ータメモリとが分離された構成のシングルチップマイク
ロプロセッサのテスト回路であって、前記データ格納用
ＲＡＭのアドレスとして前記ＲＯＭアドレス指定手段の
出力及び前記ＲＡＭアドレス指定手段の出力を択一的に
導出するＲＡＭアドレス選択手段と、前記デコード手段
への入力として前記命令格納用ＲＯＭの出力命令、前記
外部データ入力端子からの供給命令、前記データ格納用
ＲＡＭの出力命令のいずれかを択一的に導出する命令選
択手段とを含み、外部からの命令テストを行う第１のテ
ストモード指示に応答して、前記ＲＡＭアドレス選択手
段が前記ＲＡＭアドレス指定手段の出力を選択して前記
データ格納用ＲＡＭのアドレスとして供給し、前記第１
のテストモード指示に応答して、前記外部データ入力端
子からの供給命令を前記命令選択手段が選択して前記デ
コード手段へ供給し、前記データ格納用ＲＡＭのテスト
を行う第２のテストモード指示に応答して、前記ＲＡＭ
アドレス選択手段が前記ＲＯＭアドレス指定手段の出力
を選択して前記データ格納用ＲＡＭのアドレスとして供
給し、前記第２のテストモード指示に応答して、前記デ
ータ格納用ＲＡＭの出力命令を前記命令選択手段が選択
して前記デコード手段へ供給するようにしたことを特徴
とするシングルチップマイクロプロセッサのテスト回路
が得られる。
【００１３】また、通常動作モード指示に応答して、デ
ータ処理手段が前記外部データ入力端子から供給される
データのデータ処理を行い、前記ＲＡＭアドレス選択手
段が前記ＲＡＭアドレス指示手段の出力を選択し、前記
命令選択手段が前記命令格納用ＲＯＭの出力を選択する
ようにしたことを特徴とし、更に、前記データ格納用Ｒ
ＡＭには、通常動作モード時には前記データ処理手段に
よるデータ処理のためのデータが格納され、前記第２の
テストモード時にはテスト命令が格納されるようにした
ことを特徴とする。
ータ処理手段が前記外部データ入力端子から供給される
データのデータ処理を行い、前記ＲＡＭアドレス選択手
段が前記ＲＡＭアドレス指示手段の出力を選択し、前記
命令選択手段が前記命令格納用ＲＯＭの出力を選択する
ようにしたことを特徴とし、更に、前記データ格納用Ｒ
ＡＭには、通常動作モード時には前記データ処理手段に
よるデータ処理のためのデータが格納され、前記第２の
テストモード時にはテスト命令が格納されるようにした
ことを特徴とする。
【００１４】
【発明の実施の形態】本発明の作用は次の通りである。
すなわち、外部より命令コードを順次１命令ずつ供給し
てテストする１命令テストモード時には、この外部から
供給される命令コードをデータ入力ポートを介して取込
みつつ命令デコーダへ供給することで、外部からの命令
コードに従ってマイクロプロセッサ全体が動作して、テ
スト命令が実行できることになる。
すなわち、外部より命令コードを順次１命令ずつ供給し
てテストする１命令テストモード時には、この外部から
供給される命令コードをデータ入力ポートを介して取込
みつつ命令デコーダへ供給することで、外部からの命令
コードに従ってマイクロプロセッサ全体が動作して、テ
スト命令が実行できることになる。
【００１５】また、データＲＡＭの動作テストを行う場
合には、予めデータ入力ポートを介して外部からの命令
コードをＲＡＭへ書込んでおき、その後、このＲＡＭか
ら命令コードを読出して命令デコーダへ供給すること
で、ＲＡＭからの読出し命令の実行テストが可能とな
る。
合には、予めデータ入力ポートを介して外部からの命令
コードをＲＡＭへ書込んでおき、その後、このＲＡＭか
ら命令コードを読出して命令デコーダへ供給すること
で、ＲＡＭからの読出し命令の実行テストが可能とな
る。
【００１６】以下に本発明の実施例について図面を用い
て詳細に説明する。
て詳細に説明する。
【００１７】図１はマイクロプロセッサに適用した際の
本発明の一実施例のブロック構成図である。本実施例
は、命令ＲＯＭ１０１、データＲＡＭ１０３、データ入
力ポート１０５、プログラムカウンタ１０２、データポ
インタ１０４、デコーダ１０６、２入力マルチプレクサ
１０７、３入力マルチプレクサ１０８、内部演算回路１
０９、データ線１１０，１１１，１１２，１１３，１１
４，１１５，１１６，１１７，１１８より構成される。
本発明の一実施例のブロック構成図である。本実施例
は、命令ＲＯＭ１０１、データＲＡＭ１０３、データ入
力ポート１０５、プログラムカウンタ１０２、データポ
インタ１０４、デコーダ１０６、２入力マルチプレクサ
１０７、３入力マルチプレクサ１０８、内部演算回路１
０９、データ線１１０，１１１，１１２，１１３，１１
４，１１５，１１６，１１７，１１８より構成される。
【００１８】命令ＲＯＭ１０１のアドレス入力にはデー
タ線１１２が接続され、出力にはデータ線１１５が接続
される。データＲＡＭ１０３のアドレス入力にはデータ
線１１８が接続され、データ入出力端子にはデータ線１
１７が接続される。プログラムカウンタ１０２の出力に
はデータ線１１２が接続される。データポインタ１０４
の出力にはデータ線１１３が接続される。データ入力ポ
ート１０５の入力にはデータ線１１０が接続され、出力
にはデータ線１１６が接続される。
タ線１１２が接続され、出力にはデータ線１１５が接続
される。データＲＡＭ１０３のアドレス入力にはデータ
線１１８が接続され、データ入出力端子にはデータ線１
１７が接続される。プログラムカウンタ１０２の出力に
はデータ線１１２が接続される。データポインタ１０４
の出力にはデータ線１１３が接続される。データ入力ポ
ート１０５の入力にはデータ線１１０が接続され、出力
にはデータ線１１６が接続される。
【００１９】デコーダ１０６の入力にはデータ線１１４
が接続される。内部演算回路にはデータ線１１６，１１
７が接続される。２入力マルチプレクサ１０７のデータ
入力にはデータ線１１２，１１３が接続され、選択信号
入力にはデータ線１１１が接続される。出力にはデータ
線１１８が接続される。３入力マルチプレクサ１０８の
入力にはデータ線１１５，１１６，１１７が接続され、
選択信号入力にはデータ線１１１が接続される。出力に
はデータ線１１４が接続される。データ線１１１にはテ
ストモードを示すテストモード信号が入力される。ま
た、データ線１１０には外部のデータ入力端子が接続さ
れる。
が接続される。内部演算回路にはデータ線１１６，１１
７が接続される。２入力マルチプレクサ１０７のデータ
入力にはデータ線１１２，１１３が接続され、選択信号
入力にはデータ線１１１が接続される。出力にはデータ
線１１８が接続される。３入力マルチプレクサ１０８の
入力にはデータ線１１５，１１６，１１７が接続され、
選択信号入力にはデータ線１１１が接続される。出力に
はデータ線１１４が接続される。データ線１１１にはテ
ストモードを示すテストモード信号が入力される。ま
た、データ線１１０には外部のデータ入力端子が接続さ
れる。
【００２０】本実施例において、通常動作モードにおけ
る各ブロックの動作を説明する。通常動作モード時にお
いては、テストモード信号の示す値に従い、２入力マル
チプレクサ１０７はデータ線１１３から入力されるデー
タをデータ線１１８へ出力する。また３入力マルチプレ
クサ１０８はデータ線１１５から入力されるデータをデ
ータ線１１４へ出力する。
る各ブロックの動作を説明する。通常動作モード時にお
いては、テストモード信号の示す値に従い、２入力マル
チプレクサ１０７はデータ線１１３から入力されるデー
タをデータ線１１８へ出力する。また３入力マルチプレ
クサ１０８はデータ線１１５から入力されるデータをデ
ータ線１１４へ出力する。
【００２１】従って、データＲＡＭ１０３のアドレス入
力には、データポインタ１０４の示すデータが入力さ
れ、デコーダ１０６には、命令ＲＯＭ１０１の出力デー
タが入力されることとなる。各命令実行サイクルごとに
プログラムカウンタ１０２の値が更新され、このプログ
ラムカウンタ１０２の値が示すアドレスに従って命令Ｒ
ＯＭ１０１より命令コードが読出され、この読出された
命令コードに従ってマイクロプロセッサの動作制御が行
われる。
力には、データポインタ１０４の示すデータが入力さ
れ、デコーダ１０６には、命令ＲＯＭ１０１の出力デー
タが入力されることとなる。各命令実行サイクルごとに
プログラムカウンタ１０２の値が更新され、このプログ
ラムカウンタ１０２の値が示すアドレスに従って命令Ｒ
ＯＭ１０１より命令コードが読出され、この読出された
命令コードに従ってマイクロプロセッサの動作制御が行
われる。
【００２２】通常、データ入力端子から入力される演算
データはデータ入力ポート１０５を介して内部演算回路
１０９に入力され、演算処理が施された後、外部に出力
される。この演算過程において、演算途中のデータを格
納しておくため、あるいは演算のための係数データを保
持しておくため、データポインタ１０４の示すアドレス
に対し、データＲＡＭ１０３に、内部演算回路１０９か
らデータの書込みや読出しが行われる。
データはデータ入力ポート１０５を介して内部演算回路
１０９に入力され、演算処理が施された後、外部に出力
される。この演算過程において、演算途中のデータを格
納しておくため、あるいは演算のための係数データを保
持しておくため、データポインタ１０４の示すアドレス
に対し、データＲＡＭ１０３に、内部演算回路１０９か
らデータの書込みや読出しが行われる。
【００２３】次に１命令テストモード時における動作説
明を行う。本動作モード時においては、テストモード信
号の示す値に応じて２入力マルチプレクサ１０７はデー
タ線１１３から入力される値をデータ線１１８に出力
し、３入力マルチプレクサ１０８はデータ線１１６から
入力される値をデータ線１１４へ出力する。
明を行う。本動作モード時においては、テストモード信
号の示す値に応じて２入力マルチプレクサ１０７はデー
タ線１１３から入力される値をデータ線１１８に出力
し、３入力マルチプレクサ１０８はデータ線１１６から
入力される値をデータ線１１４へ出力する。
【００２４】従って、本動作モードにおいては、データ
ＲＡＭ１０３のアドレス入力にはデータポインタ１０４
に保持されるデータが入力される。また、デコーダ１０
６には、データ入力ポート１０５に保持される命令コー
ドが入力され、この命令コードに従って、マイクロプロ
セッサの動作制御が行われる。任意の命令コードをデー
タ入力端子より入力し、データ入力ポートに取込み、命
令を実行させることによって、あらゆる命令コードに対
する動作検証を行うことが可能となる。
ＲＡＭ１０３のアドレス入力にはデータポインタ１０４
に保持されるデータが入力される。また、デコーダ１０
６には、データ入力ポート１０５に保持される命令コー
ドが入力され、この命令コードに従って、マイクロプロ
セッサの動作制御が行われる。任意の命令コードをデー
タ入力端子より入力し、データ入力ポートに取込み、命
令を実行させることによって、あらゆる命令コードに対
する動作検証を行うことが可能となる。
【００２５】内部演算回路１０９での演算処理、データ
ＲＡＭ１０３へのデータ書込み，読出しは、通常動作モ
ードと同様、データポインタ１０４の示すアドレスに対
して行われる。尚、本モードにおいては、データ入力ポ
ート１０５には命令コードが保持されるため、任意のデ
ータ入力は行えなくなるが、この命令コード自体を演算
データとして取り扱うことは可能である。
ＲＡＭ１０３へのデータ書込み，読出しは、通常動作モ
ードと同様、データポインタ１０４の示すアドレスに対
して行われる。尚、本モードにおいては、データ入力ポ
ート１０５には命令コードが保持されるため、任意のデ
ータ入力は行えなくなるが、この命令コード自体を演算
データとして取り扱うことは可能である。
【００２６】ＲＡＭテストモード時の動作説明を行う。
本動作モードにおいては、テストモード信号の示す値に
応じて、２入力マルチプレクサ１０７はデータ線１１２
より入力される値をデータ線１１８に出力し、３入力マ
ルチプレクサ１０８はデータ線１１７から入力される値
をデータ線１１４に出力する。
本動作モードにおいては、テストモード信号の示す値に
応じて、２入力マルチプレクサ１０７はデータ線１１２
より入力される値をデータ線１１８に出力し、３入力マ
ルチプレクサ１０８はデータ線１１７から入力される値
をデータ線１１４に出力する。
【００２７】従って、デコーダ１０６にはデータＲＡＭ
１０３の出力データが入力され、またデータＲＡＭ１０
３のアドレス入力にはプログラムカウンタ１０２のデー
タが入力される。予め複数ステップにわたる命令コード
を、データ入力端子より入力し、内部演算回路１０９を
介してデータＲＡＭ１０３に書込んでおき、通常モード
と同様にプログラムの実行を行うと、プログラムカウン
タ１０２の示すアドレスに従い、データＲＡＭ１０３よ
り命令コードを読出し、この命令コードに従い内部動作
を制御することにより、複数ステップにわたる命令の検
証を行うことが可能となる。
１０３の出力データが入力され、またデータＲＡＭ１０
３のアドレス入力にはプログラムカウンタ１０２のデー
タが入力される。予め複数ステップにわたる命令コード
を、データ入力端子より入力し、内部演算回路１０９を
介してデータＲＡＭ１０３に書込んでおき、通常モード
と同様にプログラムの実行を行うと、プログラムカウン
タ１０２の示すアドレスに従い、データＲＡＭ１０３よ
り命令コードを読出し、この命令コードに従い内部動作
を制御することにより、複数ステップにわたる命令の検
証を行うことが可能となる。
【００２８】尚、本動作モードにおいては、データポイ
ンタ１０４の動作制御は無効となり、任意の演算データ
の読出し、書込みは不可能となる。但し、実行中の命令
コード自体を演算データとして、内部演算回路１０９側
に出力することは可能である。
ンタ１０４の動作制御は無効となり、任意の演算データ
の読出し、書込みは不可能となる。但し、実行中の命令
コード自体を演算データとして、内部演算回路１０９側
に出力することは可能である。
【００２９】次に本発明の第２の実施例について図面を
参照して説明する。図２はマイクロプロセッサに適用し
た際の本発明の第２の実施例のブロック構成図である。
本実施例は、命令ＲＯＭ、データＲＡＭ１０３、データ
入力ポート１０５、プログラムカウンタ１０２、データ
ポインタ１０４、デコーダ１０６、２入力マルチプレク
サ１０７，２０２、内部演算回路１０９、スリーステー
トバッファ２０３、データ線１１０，１１２，１１３，
１１６，１１７，１１８，２１０，２１１，２１２，２
１３より構成される。
参照して説明する。図２はマイクロプロセッサに適用し
た際の本発明の第２の実施例のブロック構成図である。
本実施例は、命令ＲＯＭ、データＲＡＭ１０３、データ
入力ポート１０５、プログラムカウンタ１０２、データ
ポインタ１０４、デコーダ１０６、２入力マルチプレク
サ１０７，２０２、内部演算回路１０９、スリーステー
トバッファ２０３、データ線１１０，１１２，１１３，
１１６，１１７，１１８，２１０，２１１，２１２，２
１３より構成される。
【００３０】命令ＲＯＭ１０１のアドレス入力にはデー
タ線１１２が接続され、出力にはデータ線２１３が接続
される。また、出力イネーブル信号入力にはデータ線２
１０が接続される。データＲＡＭ１０３のアドレス入力
にはデータ線１１８が接続され、データ入出力端子には
データ線１１７が接続される。プログラムカウンタ１０
２の出力にはデータ線１１２が接続される。データポイ
ンタ１０４の出力にはデータ線１１３が接続される。
タ線１１２が接続され、出力にはデータ線２１３が接続
される。また、出力イネーブル信号入力にはデータ線２
１０が接続される。データＲＡＭ１０３のアドレス入力
にはデータ線１１８が接続され、データ入出力端子には
データ線１１７が接続される。プログラムカウンタ１０
２の出力にはデータ線１１２が接続される。データポイ
ンタ１０４の出力にはデータ線１１３が接続される。
【００３１】データ入力ポート１０５の入力にはデータ
線１１０が接続され、出力にはデータ線１１６が接続さ
れる。デコーダ１０６の入力にはデータ線２１３が接続
される。内部演算回路にはデータ線１１６，１１７が接
続される。２入力マルチプレクサ１０７のデータ入力に
はデータ線１１２，１１３が接続され、選択信号入力に
はデータ線２１０が接続される。出力にはデータ線１１
８が接続される。２入力マルチプレクサ２０２の入力に
はデータ線１１６，１１７が接続され、選択信号入力に
はデータ線２１１が接続される。出力にはデータ線２１
２が接続される。
線１１０が接続され、出力にはデータ線１１６が接続さ
れる。デコーダ１０６の入力にはデータ線２１３が接続
される。内部演算回路にはデータ線１１６，１１７が接
続される。２入力マルチプレクサ１０７のデータ入力に
はデータ線１１２，１１３が接続され、選択信号入力に
はデータ線２１０が接続される。出力にはデータ線１１
８が接続される。２入力マルチプレクサ２０２の入力に
はデータ線１１６，１１７が接続され、選択信号入力に
はデータ線２１１が接続される。出力にはデータ線２１
２が接続される。
【００３２】スリーステートバッファ２０３の入力には
データ線２１２が接続され、出力にはデータ線２１３が
接続される。また、出力制御信号入力端子にはデータ線
２１０が接続される。データ線２１０，２１１にはテス
トモードを示すテストモード信号が入力される。また、
データ線１１０には外部のデータ入力端子が接続され
る。
データ線２１２が接続され、出力にはデータ線２１３が
接続される。また、出力制御信号入力端子にはデータ線
２１０が接続される。データ線２１０，２１１にはテス
トモードを示すテストモード信号が入力される。また、
データ線１１０には外部のデータ入力端子が接続され
る。
【００３３】本実施例において、通常動作モードにおけ
る各ブロックの動作を説明する。通常動作モード時にお
いては、テストモード信号に示す値に従い、２入力マル
チプレクサ１０７はデータ線１１３から入力されるデー
タをデータ線１１８へ出力する。またスリーステートバ
ッファ２０３はテストモード信号２１０の示す値によ
り、ハイインピーダンス状態となり、同時に命令ＲＯＭ
１０１は出力イネーブル状態で、データ線２１３には命
令ＲＯＭ１０１の読出しデータが出力される。
る各ブロックの動作を説明する。通常動作モード時にお
いては、テストモード信号に示す値に従い、２入力マル
チプレクサ１０７はデータ線１１３から入力されるデー
タをデータ線１１８へ出力する。またスリーステートバ
ッファ２０３はテストモード信号２１０の示す値によ
り、ハイインピーダンス状態となり、同時に命令ＲＯＭ
１０１は出力イネーブル状態で、データ線２１３には命
令ＲＯＭ１０１の読出しデータが出力される。
【００３４】従って、データＲＡＭ１０３のアドレス入
力には、データポインタ１０４の示すデータが入力さ
れ、デコーダ１０６には、命令ＲＯＭ１０１の出力デー
タが入力されることとなる。各命令実行サイクルごとに
プログラムカウンタ１０２の値が更新され、命令ＲＯＭ
１０１より命令コードが読出され、この読出された命令
コードに従ってマイクロプロセッサの動作制御が行われ
る。
力には、データポインタ１０４の示すデータが入力さ
れ、デコーダ１０６には、命令ＲＯＭ１０１の出力デー
タが入力されることとなる。各命令実行サイクルごとに
プログラムカウンタ１０２の値が更新され、命令ＲＯＭ
１０１より命令コードが読出され、この読出された命令
コードに従ってマイクロプロセッサの動作制御が行われ
る。
【００３５】データ入力端子から入力される演算データ
がデータ入力ポート１０５を介して内部演算回路１０９
に入力され、演算処理が施された後、外部に出力される
のは、第１の実施例と同様となる。この演算過程におい
て、演算途中のデータを格納しておくため、あるいは演
算のための係数データを保持しておくため、データポイ
ンタ１０４の示すアドレスに対し、データＲＡＭ１０３
に、内部演算回路１０９からデータの書込みや読出しが
行われる動作も第１の実施例と同様である。
がデータ入力ポート１０５を介して内部演算回路１０９
に入力され、演算処理が施された後、外部に出力される
のは、第１の実施例と同様となる。この演算過程におい
て、演算途中のデータを格納しておくため、あるいは演
算のための係数データを保持しておくため、データポイ
ンタ１０４の示すアドレスに対し、データＲＡＭ１０３
に、内部演算回路１０９からデータの書込みや読出しが
行われる動作も第１の実施例と同様である。
【００３６】次に１命令テストモード時における動作説
明を行う。本動作モード時においては、テストモード信
号の示す値に応じて２入力マルチプレクサ１０７はデー
タ線１１３から入力される値をデータ線１１８に出力
し、２入力マルチプレクサ２０２はデータ線１１６から
入力される値をデータ線２１２へ出力する。
明を行う。本動作モード時においては、テストモード信
号の示す値に応じて２入力マルチプレクサ１０７はデー
タ線１１３から入力される値をデータ線１１８に出力
し、２入力マルチプレクサ２０２はデータ線１１６から
入力される値をデータ線２１２へ出力する。
【００３７】また、スリーステートバッファ２０３は、
テストモード信号２１０の示す値に従いデータ線２１２
から入力されるデータをデータ線２１３に出力すると共
に、命令ＲＯＭ１０１は出力不可状態となり、デコーダ
１０６にはデコーダ入力ポート１０５に保持されるデー
タが入力されることとなる。
テストモード信号２１０の示す値に従いデータ線２１２
から入力されるデータをデータ線２１３に出力すると共
に、命令ＲＯＭ１０１は出力不可状態となり、デコーダ
１０６にはデコーダ入力ポート１０５に保持されるデー
タが入力されることとなる。
【００３８】従って、本動作モードにおいては、データ
ＲＡＭのアドレス入力にはデータポインタ１０４に保持
されるデータが入力され、デコーダ１０６には、データ
入力ポート１０５に保持される命令コードが入力され
る。この命令コードに従いマイクロプロセッサの動作制
御が行われる。任意の命令コードをデータ入力端子より
入力し、データ入力ポートに取込み、命令を実行させる
ことによって、あらゆる命令コードに対する動作検証を
行うことが可能となる。
ＲＡＭのアドレス入力にはデータポインタ１０４に保持
されるデータが入力され、デコーダ１０６には、データ
入力ポート１０５に保持される命令コードが入力され
る。この命令コードに従いマイクロプロセッサの動作制
御が行われる。任意の命令コードをデータ入力端子より
入力し、データ入力ポートに取込み、命令を実行させる
ことによって、あらゆる命令コードに対する動作検証を
行うことが可能となる。
【００３９】内部演算回路１０９での演算処理、データ
ＲＡＭ１０３へのデータの書込み、読出しは、通常動作
モードと同様、データポインタ１０４の示すアドレスに
対して行われる。尚、本モードにおいては、データ入力
ポート１０５には命令コードが保持されるため、任意の
データ入力は行えなくなるが、この命令コード自体を演
算データとして取り扱うことは可能である。
ＲＡＭ１０３へのデータの書込み、読出しは、通常動作
モードと同様、データポインタ１０４の示すアドレスに
対して行われる。尚、本モードにおいては、データ入力
ポート１０５には命令コードが保持されるため、任意の
データ入力は行えなくなるが、この命令コード自体を演
算データとして取り扱うことは可能である。
【００４０】ＲＡＭテストモード時の動作説明を行う。
本動作モードにおいては、テストモード信号の示す値に
応じて、２入力マルチプレクサ１０７はデータ線１１２
より入力される値をデータ線１１８に出力し、２入力マ
ルチプレクサ２０２はデータ線１１７から入力される値
をデータ線２１２に出力する。
本動作モードにおいては、テストモード信号の示す値に
応じて、２入力マルチプレクサ１０７はデータ線１１２
より入力される値をデータ線１１８に出力し、２入力マ
ルチプレクサ２０２はデータ線１１７から入力される値
をデータ線２１２に出力する。
【００４１】また、スリーステートバッファ２０３は、
テストモード信号２１０の示す値に従いデータ線２１２
から入力されるデータをデータ線２１３に出力すると共
に、命令ＲＯＭ１０１は出力不可状態となり、デコーダ
１０６にはデータＲＡＭ１０３の出力データが入力され
ることとなる。
テストモード信号２１０の示す値に従いデータ線２１２
から入力されるデータをデータ線２１３に出力すると共
に、命令ＲＯＭ１０１は出力不可状態となり、デコーダ
１０６にはデータＲＡＭ１０３の出力データが入力され
ることとなる。
【００４２】従って、デコーダ１０６にはデータＲＡＭ
１０３の出力データが入力され、またデータＲＡＭ１０
３のアドレス入力にはプログラムカウンタ１０２のデー
タが入力される。予め複数ステップにわたる命令コード
を、データ入力端子より入力し、内部演算回路１０９を
介してデータＲＡＭ１０３に書込んでおき、通常モード
と同様にプログラムの実行を行うと、プログラムカウン
タ１０２の示すアドレスに従い、データＲＡＭ１０３よ
り命令コードを読出し、この命令コードに従い内部動作
を制御することにより、複数ステップにわたる命令の検
証を行うことが可能となる。
１０３の出力データが入力され、またデータＲＡＭ１０
３のアドレス入力にはプログラムカウンタ１０２のデー
タが入力される。予め複数ステップにわたる命令コード
を、データ入力端子より入力し、内部演算回路１０９を
介してデータＲＡＭ１０３に書込んでおき、通常モード
と同様にプログラムの実行を行うと、プログラムカウン
タ１０２の示すアドレスに従い、データＲＡＭ１０３よ
り命令コードを読出し、この命令コードに従い内部動作
を制御することにより、複数ステップにわたる命令の検
証を行うことが可能となる。
【００４３】尚、本動作モードにおいては、データポイ
ンタ１０４の動作制御は無効となり、任意の演算データ
の読出し、書込みは不可能となる。但し、実行中の命令
コード自体を演算データとして、内部演算回路１０９側
に出力することは可能である。
ンタ１０４の動作制御は無効となり、任意の演算データ
の読出し、書込みは不可能となる。但し、実行中の命令
コード自体を演算データとして、内部演算回路１０９側
に出力することは可能である。
【００４４】本第２の実施例においては、第１の実施例
に対し、命令ＲＯＭの出力制御と、スリーステートバッ
ファの出力制御を併用し、３入力選択回路を実現してい
るため、テストモード時の命令ＲＯＭのデータ読出し動
作を止めることによって、テスト動作時の消費電力を低
減することが可能となる。
に対し、命令ＲＯＭの出力制御と、スリーステートバッ
ファの出力制御を併用し、３入力選択回路を実現してい
るため、テストモード時の命令ＲＯＭのデータ読出し動
作を止めることによって、テスト動作時の消費電力を低
減することが可能となる。
【００４５】
【発明の効果】以上説明したように本発明によれば、デ
ータ入力ポートからの任意の命令コードを入力し、これ
を実行する１命令テストモードと、同じくデータ入力ポ
ートより予め内部のデータＲＡＭに複数行にわたる命令
コードを書込み、データＲＡＭの出力を実行命令コード
として取り扱うＲＡＭテストモードを備えているため、
全てのテストプログラムを予め命令ＲＯＭ上に書込む必
要がなく、命令ＲＯＭ領域を大きくすることが無いとい
う効果がある。
ータ入力ポートからの任意の命令コードを入力し、これ
を実行する１命令テストモードと、同じくデータ入力ポ
ートより予め内部のデータＲＡＭに複数行にわたる命令
コードを書込み、データＲＡＭの出力を実行命令コード
として取り扱うＲＡＭテストモードを備えているため、
全てのテストプログラムを予め命令ＲＯＭ上に書込む必
要がなく、命令ＲＯＭ領域を大きくすることが無いとい
う効果がある。
【００４６】また、このため、内部の命令ＲＯＭ容量の
うち、ユーザ使用領域を大きく取ることが可能となる。
更に、水平型命令コード形式を持ったＤＳＰ等における
膨大な命令の組み合わせの検証も可能となる。また万が
一不具合が発生した場合についても、後から解析用のテ
ストプログラムを実行することが可能となる。
うち、ユーザ使用領域を大きく取ることが可能となる。
更に、水平型命令コード形式を持ったＤＳＰ等における
膨大な命令の組み合わせの検証も可能となる。また万が
一不具合が発生した場合についても、後から解析用のテ
ストプログラムを実行することが可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】一般的なＤＳＰの内部ブロック図である。
１０１ 命令ＲＯＭ １０２ プログラムカウンタ １０３ データＲＡＭ １０４ データポインタ １０５ データ入力ポート １０６ デコーダ １０７，２０２ ２入力マルチプレクサ １０８ ３入力マルチプレクサ １０９ 内部演算回路 ２０３ ３ステートバッファ
Claims (4)
- 【請求項１】 命令を格納した命令格納用ＲＯＭと、こ
の命令格納用ＲＯＭのアドレスを指定するＲＯＭアドレ
ス指定手段と、データを格納するためのデータ格納用Ｒ
ＡＭと、このデータ格納用ＲＡＭのアドレスを指定する
ＲＡＭアドレス指定手段と、前記命令格納用ＲＯＭから
の命令をデコードするデコード手段と、外部データ入力
端子からのデータを取込みつつ前記デコード手段のデコ
ード出力に従ってデータ処理を行うデータ処理手段とを
含み、命令メモリとデータメモリとが分離された構成の
シングルチップマイクロプロセッサのテスト回路であっ
て、 前記データ格納用ＲＡＭのアドレスとして前記ＲＯＭア
ドレス指定手段の出力及び前記ＲＡＭアドレス指定手段
の出力を択一的に導出するＲＡＭアドレス選択手段と、 前記デコード手段への入力として前記命令格納用ＲＯＭ
の出力命令、前記外部データ入力端子からの供給命令、
前記データ格納用ＲＡＭの出力命令のいずれかを択一的
に導出する命令選択手段とを含み、 外部からの命令テストを行う第１のテストモード指示に
応答して、前記ＲＡＭアドレス選択手段が前記ＲＡＭア
ドレス指定手段の出力を選択して前記データ格納用ＲＡ
Ｍのアドレスとして供給し、前記第１のテストモード指
示に応答して、前記外部データ入力端子からの供給命令
を前記命令選択手段が選択して前記デコード手段へ供給
し、 前記データ格納用ＲＡＭのテストを行う第２のテストモ
ード指示に応答して、前記ＲＡＭアドレス選択手段が前
記ＲＯＭアドレス指定手段の出力を選択して前記データ
格納用ＲＡＭのアドレスとして供給し、前記第２のテス
トモード指示に応答して、前記データ格納用ＲＡＭの出
力命令を前記命令選択手段が選択して前記デコード手段
へ供給するようにしたことを特徴とするシングルチップ
マイクロプロセッサのテスト回路。 - 【請求項２】 通常動作モード指示に応答して、データ
処理手段が前記外部データ入力端子から供給されるデー
タのデータ処理を行い、前記ＲＡＭアドレス選択手段が
前記ＲＡＭアドレス指示手段の出力を選択し、前記命令
選択手段が前記命令格納用ＲＯＭの出力を選択するよう
にしたことを特徴とする請求項１記載のシングルチップ
マイクロプロセッサのテスト回路。 - 【請求項３】 前記データ格納用ＲＡＭには、通常動作
モード時には前記データ処理手段によるデータ処理のた
めのデータが格納され、前記第２のテストモード時には
テスト命令が格納されるようにしたことを特徴とする請
求項１または２記載のシングルチップマイクロプロセッ
サのテスト回路。 - 【請求項４】 前記第１及び第２のテストモード指示に
応答して前記命令格納用ＲＯＭは出力不可状態に制御さ
れることを特徴とする請求項１〜３いずれか記載のシン
グルチップマイクロプロセッサのテスト回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220959A JP2918019B2 (ja) | 1995-08-30 | 1995-08-30 | シングルチップマイクロプロセッサのテスト回路 |
| US08/705,830 US6003141A (en) | 1995-08-30 | 1996-08-30 | Single chip processor with externally executed test function |
| DE19635284A DE19635284C2 (de) | 1995-08-30 | 1996-08-30 | Ein-Chip-Prozessor mit extern ausgeführter Testfunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220959A JP2918019B2 (ja) | 1995-08-30 | 1995-08-30 | シングルチップマイクロプロセッサのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962533A JPH0962533A (ja) | 1997-03-07 |
| JP2918019B2 true JP2918019B2 (ja) | 1999-07-12 |
Family
ID=16759243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220959A Expired - Lifetime JP2918019B2 (ja) | 1995-08-30 | 1995-08-30 | シングルチップマイクロプロセッサのテスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6003141A (ja) |
| JP (1) | JP2918019B2 (ja) |
| DE (1) | DE19635284C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081908A (en) * | 1997-01-31 | 2000-06-27 | Kawasaki Steel Corporation | Test method of one chip micro-computer and one chip micro-computer for conducting the test |
| JP2001148199A (ja) | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 自己テスト回路内蔵半導体記憶装置 |
| US6430096B1 (en) * | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| KR100399068B1 (ko) * | 2001-04-25 | 2003-09-26 | 주식회사 하이닉스반도체 | 마이크로 컨트롤러 유닛의 효율적인 테스트 방법 |
| US7073094B1 (en) * | 2002-05-09 | 2006-07-04 | Winbond Electronics Corporation | Method and systems for programming and testing an embedded system |
| US7590509B2 (en) | 2005-06-23 | 2009-09-15 | Hewlett-Packard Development Company, L.P. | System and method for testing a processor |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2238496A1 (de) * | 1972-08-04 | 1974-02-14 | Siemens Ag | Verfahren zum testen von mikroprogrammgesteuerten prozessoren |
| US4041467A (en) * | 1975-11-28 | 1977-08-09 | Xerox Corporation | Transcriber system for the automatic generation and editing of text from shorthand machine outlines |
| US4217638A (en) * | 1977-05-19 | 1980-08-12 | Tokyo Shibaura Electric Co., Ltd. | Data-processing apparatus and method |
| JPS59216249A (ja) * | 1983-05-23 | 1984-12-06 | Toshiba Corp | 集積回路装置 |
| JPS6484549A (en) * | 1987-09-28 | 1989-03-29 | Matsushita Electronics Corp | Deflecting yoke device |
| JP2986104B2 (ja) * | 1988-03-15 | 1999-12-06 | 株式会社東芝 | 情報処理装置の自己試験回路 |
| JPH0212436A (ja) * | 1988-06-30 | 1990-01-17 | Ricoh Co Ltd | 半導体装置 |
| US5045992A (en) * | 1988-10-19 | 1991-09-03 | Hewlett-Packard Company | Apparatus for executing instruction regardless of data types and thereafter selectively branching to other instruction upon determining of incompatible data type |
| JP2904802B2 (ja) * | 1989-03-31 | 1999-06-14 | 株式会社リコー | プロセッサ装置 |
| US5680600A (en) * | 1989-10-13 | 1997-10-21 | Texas Instruments Incorporated | Electronic circuit for reducing controller memory requirements |
| JPH03217988A (ja) * | 1990-01-23 | 1991-09-25 | Matsushita Electric Ind Co Ltd | １チップマイクロコンピュータ |
| US5201056A (en) * | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
| JPH04317140A (ja) * | 1991-04-16 | 1992-11-09 | Matsushita Electric Ind Co Ltd | マイクロコンピュータの機能試験装置 |
-
1995
- 1995-08-30 JP JP7220959A patent/JP2918019B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-30 DE DE19635284A patent/DE19635284C2/de not_active Expired - Fee Related
- 1996-08-30 US US08/705,830 patent/US6003141A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19635284A1 (de) | 1997-03-06 |
| JPH0962533A (ja) | 1997-03-07 |
| DE19635284C2 (de) | 1998-12-03 |
| US6003141A (en) | 1999-12-14 |
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