DE19635284C2 - Ein-Chip-Prozessor mit extern ausgeführter Testfunktion - Google Patents

Ein-Chip-Prozessor mit extern ausgeführter Testfunktion

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Description

Die folgende Erfindung bezieht sich auf einen Ein-Chip-Prozessor, und insbesondere auf eine Verbesserung einer Testfunktion des Ein-Chip-Prozessors.
In einem bekannten Ein-Chip-Prozessor wird zur Realisierung eines Hoch­ geschwindigkeitsbetriebs die Harvard-Architektur verwendet, bei der für Befehle und Daten getrennte Kommunikations- oder Datenpfade verwendet werden, um einen Datenpfad für Befehlscodes von einem Datenpfad für Operationsdaten zu isolieren. Im Zusammenhang mit programmierten Operationen wird der Befehl auch als "Opcode" (Operationscode) und die Daten als "Operand" bezeichnet. Ins­ besondere in einem digitalen Signalprozessor oder ähnlichem sind ein externen Befehls-Festwertspeicher (ROM) oder ein externer Befehls-Direktzugriffsspeicher (RAM) hinsichtlich der Zugriffszeit, der Anzahl externer Kontaktstifte (pins) und ähnlichem nicht vorteilhaft. Deshalb ist im allgemeinen ein Befehls-ROM (oder RAM) in den Ein-Chip-Prozessor integriert. Dies wird später im Detail erläutert.
Bei dem oben erwähnten Ein-Chip-Prozessor muß jedoch ein Testpro­ gramm in den Befehlsspeicher integriert werden, um interne Schaltungen zu te­ sten. Als ein Resultat wird die Größe des für Benutzerprogramme zur Verfügung stehenden Speicherplatzes in dem Befehlsspeicher reduziert.
Insbesondere sind bei einem digitalen Signalprozessor (DSP), der Be­ fehlscodes vom horizontalen Typ aufweist, die Befehle sehr komplex, da ein Befehl durch eine Vielzahl von Steuerfeldern gebildet wird. Es ist deshalb praktisch un­ möglich, alle Testprogramme in dem Befehlsspeicher abzuspeichern. Darüber hin­ aus ist es unmöglich, andere Ereignisse zu verifizieren, die nicht in dem im Be­ fehlsspeicher abgespeicherten Testprogramm enthalten sind. Ferner ist es schwierig, den Betrieb der internen Schaltungen nach der Auslieferung zu verifizie­ ren.
In einem anderen bekannten Ein-Chip-Prozessor (siehe JP-A-2-12436) wird ein Testprogramm von außen in ein in der Halbleitereinrichtung vorgesehenes RAM geschrieben, und ein Testbetrieb wird in Übereinstimmung mit dem im RAM abgespeicherten Programm ausgeführt. In diesem Prozessor werden jedoch für jeden Befehlszyklus zwei Leseoperationen ausgeführt, so daß die Testgeschwindigkeit sehr niedrig ist. Es ist festzuhalten, daß lediglich eine Leseoperation für einen Befehlszyklus des DSP oder ähnlicher Einrichtungen ausgeführt wird.
US-5,202,978 beschreibt eine Selbsttestschaltung für einen Informationspro­ zessor. Mittels einer Auswähleinrichtung können als an einen Decoder weiterzuge­ bende Daten entweder die über eine Dateneingabeeinrichtung eingegebenen Test- Befehlscodes oder die Daten von einer Befehlsspeichereinrichtung ausgewählt werden.
Aus DE-OS 2,238,496 ist ein Vefahren zum Testen von mikroprogrammge­ steuerten Prozessoren bekannt, bei dem während des Ablaufs eines in einem Festwertspeicher stehenden Mikroprogrammes an vorgebbaren Stellen dieses Mikroprogrammes zum Arbeitsspeicher umgeschaltet wird, von dort der Diagnose dienende Mikrobefehle dem Mikroprozessor zugeführt werden und nach Verarbei­ tung dieser Mikrobefehle wieder zum Festwertspeicher umgeschaltet wird.
Es ist Aufgabe der vorliegenden Erfindung, einen Ein-Chip-Prozessor zu schaffen, bei dem der Speicherplatz für Benutzerprogramme nicht beschränkt oder reduziert wird.
Ein Ein-Chip-Prozessor gemäß der vorliegenden Erfindung ist in Anspruch 1 definiert. Die Ansprüche 2 bis 5 definieren besondere Ausführungsbeispiele der Erfindung.
In einem Ein-Chip-Prozessor gemäß der vorliegenden Erfindung, der ein Befehls-ROM und einen Decoder zum Decodieren von Befehlscodes von dem Befehls-ROM umfaßt, werden in einem Testmodus Test-Befehlscodes von einer Eingangsschnittstelle über einen Multiplexer in den Decoder eingegeben.
Test-Befehlscodes werden auch im voraus in einem Daten-RAM gespei­ chert. Dann werden die Test-Befehlscodes aus dem Daten-RAM in Übereinstim­ mung mit dem Inhalt eines Programmzählers über einen anderen Multiplexer ausgelesen.
Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen im Detail erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild, das einen bekannten Ein-Chip-Prozessor dar­ stellt;
Fig. 2 ein Blockschaltbild, das ein erstes Ausführungsbeispiel des Ein- Chip-Prozessors gemäß der vorliegenden Erfindung darstellt; und
Fig. 3 ein Blockschaltbild, das ein zweites Ausführungsbeispiel des Ein- Chip-Prozessors gemäß der vorliegenden Erfindung darstellt.
Vor der Beschreibung der bevorzugten Ausführungsbeispiele wird ein be­ kannter Ein-Chip-Prozessor unter Bezugnahme auf Fig. 1 erläutert.
In Fig. 1 bezeichnet Bezugsziffer 1 ein Befehls-ROM, das einen zugeord­ neten Programmzähler (PC) 2 aufweist. Bezugsziffer 3 bezeichnet ein Daten-RAM das einen zugeordneten Daten-Zeiger (DP) 4 aufweist. Ferner bezeichnet Bezugsziffer 5 eine interne Betriebsschaltung, die ein Rechenwerk (ALU), einen Multiplizierer (MLT) und ähnliches umfaßt. Die interne Betriebsschaltung 5 ist mit dem Daten-RAM 3 und einer Eingangsschnittstelle 6 verbunden, die mit einer Daten-Eingangsklemme DIN verbunden ist.
Befehle, die aus dem Befehls-ROM 1 ausgelesen werden, werden an ei­ nen Decoder (DEC) 7 geliefert, und als Ergebnis steuert der Decoder 7 den Programmzähler 2, den Daten-Zeiger 4, die interne Betriebsschaltung 5 und ähnliches.
Insbesondere in einem Ein-Chip-Prozessor als anwendungsspezifischer intergrierter Schaltung (ASIC) werden die Befehle lediglich in dem Befehls-ROM 1 gespeichert, um die Chipfläche zu verringern.
Bei dem Ein-Chip-Prozessor aus Fig. 1 muß jedoch ein Testprogramm zum Testen der internen Betriebsschaltung 5 und ähnlichem in das Befehls-ROM 1 integriert sein. Als ein Resultat wird dadurch der Speicherplatz für Benutzerpro­ gramme in dem Befehls-ROM 1 verringert.
Insbesondere sind bei einem DSP-Prozessor, der Befehlscodes vom hori­ zontalen Typ aufweist, die Befehle sehr komplex, da ein Befehl durch eine Vielzahl von Steuerfeldern gebildet wird. Es ist deshalb praktisch unmöglich, sämtliche Testprogramme in dem Befehls-ROM 1 zu speichern. Darüber hinaus ist es unmöglich, andere Ereignisse zu verifizieren, die nicht in dem Testprogramm enthalten sind, das in dem Befehls-ROM 1 gespeichert ist. Ferner ist es schwierig, nach der Auslieferung den Betrieb der internen Betriebsschaltung 5 und ähnlichem zu verifizieren.
In Fig. 2, die ein erstes Ausführungsbeispiel der vorliegenden Erfindung darstellt, sind zusätzlich zu den Elementen aus Fig. 1 die Multiplexer (MPX) 8 und 9 vorgesehen, die durch Spannungen an Testmodus-Klemmen TE1 und TE2 gesteuert werden.
Der Multiplexer 8 wählt einen der Ausgänge des Programmzählers 2 und des Daten-Zeigers 4 aus und überträgt ihn an das Daten-RAM 3. Ferner wählt der Multiplexer 9 einen der Ausgänge des Befehls-ROMs 1, der Eingangsschnittstelle 6 und des Daten-RAM 3 und überträgt ihn an den Decoder 7. Die Testmodus- Klemmen TE1 und TE2 weisen folgende Beziehung zu dem Betrieb der Multiplexer 8 und 9 auf:
Im normalen Betriebsmodus (TE1 = TE2 = "0") werden die Ausgangsdaten des Daten-Zeigers 4 über den Multiplexer 8 an das Daten-RAM 3 übertragen. Auch werden die Ausgangsdaten des Befehls-ROM 1 über den Multiplexer 9 an den Decoder 7 übertragen. Deshalb wird der Inhalt des Programmzählers 2 mit jedem Befehlsausführungs-Zyklus erneuert, so daß ein Befehlscode aus dem Befehls- ROM 1 ausgelesen wird. Somit wird der Prozessor aus Fig. 2 in Übereinstimmung mit den Befehlscodes betrieben, die in dem Befehls-ROM 1 gespeichert sind, und zwar auf dieselbe Weise wie bei dem Prozessor aus Fig. 1.
Bei dem oben erwähnten normalen Betriebsmodus werden Daten von der Daten-Eingangsklemme DIN zu der internen Betriebsschaltung 5 eingegeben und von der internen Betriebsschaltung 5 zu einer Daten-Ausgangsklemme (nicht gezeigt) ausgegeben. Darüber hinaus werden Daten von der internen Betriebs­ schaltung 5 in das Daten-RAM 3 geschrieben oder von dem Daten-RAM 3 in Übereinstimmung mit dem Inhalt des Daten-Zeigers 4 zu der internen Betriebs­ schaltung 5 ausgelesen.
Im Befehls-Testmodus (TE1 = "1" und TE2 = "0") werden die Ausgangsda­ ten des Daten-Zeigers 4 über den Multiplexer 8 an das Daten-RAM 3 übertragen. Andererseits werden die Ausgangsdaten der Eingangsschnittstelle 6 über den Multiplexer 9 an den Decoder 7 übertragen. Der Prozessor aus Fig. 2 wird deshalb in Übereinstimmung mit dem Test-Befehlscode betrieben, wenn ein beliebiger Test-Befehlscode von der Daten-Eingangsklemme DIN zu der Eingangsschnittstelle 6 eingegeben wird, wodurch es möglich wird, alle möglichen Operationen zu verifizieren.
Selbst in dem oben erwähnten Befehls-Testmodus werden der Betrieb der internen Betriebsschaltung 5 und die Schreib-/Leseoperationen des Daten-RAM 3 auf dieselbe Weise ausgeführt wie in dem normalen Betriebsmodus. Es ist festzuhalten, daß, obwohl es nicht möglich ist, normale Daten von der Eingangs­ schnittstelle 6 aufzunehmen, es möglich ist, die Test-Befehlscodes wie Daten zu behandeln.
Im RAM-Testmodus (TE1 = "1" und TE2 = "1") werden die Ausgangsdaten des Programmzählers 2 über den Multiplexer 8 an das Daten-RAM 3 übertragen. Andererseits werden die Ausgangsdaten des Daten-RAM 3 über den Multiplexer 9 and den Decoder 7 übertragen. In diesem Fall wird eine Folge von Test-Be­ fehlscodes von der Daten-Eingangsklemme DIN über die interne Betriebsschaltung 5 im voraus gespeichert. Die Test-Befehlscodes werden dann aus dem Daten-RAM 3 in Übereinstimmung mit dem Inhalt des Programmzählers 2 ausgelesen, wenn der Inhalt des Programmzählers 2 mit jedem Befehlsausführungs-Zyklus wie im normalen Betriebsmodus erneuert wird. Somit kann der Prozessor aus Fig. 2 auch sämtliche möglichen Operationen verifizieren.
Bei dem oben erwähnten RAM-Testmodus ist der Betrieb des Datenzeigers 4 ungültig, und als ein Ergebnis ist es nicht möglich, auf normale Daten des Daten- RAM 3 zuzugreifen. Die in dem Daten-RAM 3 gespeicherten Befehlscodes können jedoch wie normale Daten behandelt und an die interne Betriebsschaltung 5 ausgegeben werden.
In Fig. 3, die ein zweites Ausführungsbeispiel der vorliegenden Erfindung zeigt, sind ein Multiplexer 10 und eine Tristate-Pufferschaltung 11 anstelle des Multiplexers 9 aus Fig. 2 vorgesehen. Das heißt, der Eingang des Decoders 7 ist mit dem Befehls-ROM 1 und der Tristate-Pufferschaltung 11 verbunden. In diesem Fall wird, wenn die Tristate-Pufferschaltung 11 durch die Spannung an der Testmodus-Klemme TE1 in einen Zustand hoher Impedanz versetzt wird, das Befehls-ROM 1 durch die Spannung an der Testmodus-Klemme TE1 freigegeben. Andererseits wird das Befehls-ROM 1 durch die Spannung an der Testmodus- Klemme TE1 gesperrt, wenn die Tristate-Pufferschaltung 11 durch die Spannung an der Testmodus-Klemme TE1 in einen Durchlaßzustand (through state) versetzt wird. Auch wählt der Multiplexer 10 einen der Ausgänge der Eingangsschnittstelle 6 und des Daten-RAM 3 und überträgt ihn über die Tristate-Pufferschaltung 11 an den Decoder 7. Die Testmodus-Klemmen TE1 und TE2 weisen die folgende Beziehung mit dem Betrieb des Befehls-ROM 1, der Multiplexer 8 und 10 und der Tristate-Pufferschaltung 11 auf:
Im normalen Betriebsmodus (TE1 = TE2 = "0") werden die Ausgangsdaten des Daten-Zeigers 4 über den Multiplexer 8 an das Daten-RAM 3 übertragen. Auch werden, da sich Tristate-Pufferschaltung 11 in einem Zustand hoher Impedanz befindet, die Ausgangsdaten des Befehls-ROM 1, welches freigegeben ist, an den Decoder 7 übertragen. Deshalb wird der Inhalt des Programmzählers mit jedem Befehlsausführungs-Zyklus erneuert, so daß ein Befehlscode aus dem Befehls- ROM 1 ausgelesen wird. Somit wird der Prozessor nach Fig. 3 in Übereinstimmung mit den im Befehls-ROM 1 gespeicherten Befehlscodes auf dieselbe Weise wie der Prozessor 1 betrieben.
Im oben erwähnten normalen Betriebsmodus werden auf dieselbe Weise wie in Fig. 2 Daten von der Daten-Eingangsklemme DIN an die interne Betriebs­ schaltung 5 eingegeben, und Daten werden von der internen Betriebsschaltung 5 an eine Daten-Ausgangsklemme (nicht gezeigt) ausgegeben. Darüber hinaus werden Daten von der internen Betriebsschaltung 5 in das Daten-RAM 3 geschrieben, oder Daten werden von dem Daten-RAM 3 zu der internen Betriebs­ schaltung 5 in Übereinstimmung mit dem Inhalt des Daten-Zeigers 4 ausgelesen.
Im Befehls-Testmodus (TE1 = "1" und TE2 = "0") werden die Ausgangsda­ ten des Daten-Zeigers 4 über den Mulitplexer 8 an das Daten-RAM 3 übertragen. Andererseits werden die Ausgangsdaten der Eingangsschnittstelle 6 in Reaktion auf die Spannung an der Testmodus-Klemme TE2 über den Multiplexer 10 an den Decoder 7 übertragen, da das Befehls-ROM1 gesperrt ist und die Tristate- Pufferschaltung 11 sich in einem Durchlaßzustand befindet. Deshalb wird der Prozessor nach Fig. 3 in Übereinstimmung mit dem Test-Befehlscode betrieben, wenn ein beliebiger Test-Befehlscode von der Daten-Eingangsklemme DIN zu der Eingangsschnittstelle 6 eingegeben wird, wodurch sämtliche möglichen Operatio­ nen verifiziert werden.
Selbst in dem oben erwähnten Befehls-Testmodus werden der Betrieb der internen Betriebsschaltung 5 und die Schreib-/Leseoperationen des Daten-RAM 3 auf dieselbe Weise ausgeführt wie in dem normalen Betriebsmodus. Obwohl es nicht möglich ist, normale Daten von der Eingangsschnittstelle 6 aufzunehmen, ist es möglich, die Test-Befehlscodes wie Daten zu behandeln.
Im RAM-Testmodus (TE1 = "1" und TE2 = "1") werden die Ausgangsdaten des Programmzählers 2 über den Multiplexer 8 an das Daten-RAM 3 übertragen. Andererseits werden die Ausgangsdaten des Daten-RAM 3 über den Multiplexer 10 in Reaktion auf die Spannung an der Testmodus-Klemme TE2 an den Decoder 7 übertragen, da das Befehls-ROM 1 gesperrt ist und die Tristate-Pufferschaltung 11 sich in einem Durchlaßzustand befindet. In diesem Fall wird eine Folge von Test-Befehlscodes im voraus von der Daten-Eingangsklemme DIN über die interne Betriebsschaltung 5 gespeichert. Die Test-Befehlscodes werden dann von dem Daten-RAM 3 in Übereinstimmung mit dem Inhalt des Programmzählers 2 ausgelesen, wenn der Inhalt des Programmzählers 2 mit jedem Befehlsausfüh­ rungs-Zyklus wie im normalen Betriebsmodus erneuert wird. Somit kann der Prozessor nach Fig. 3 auch sämtliche möglichen Operationen verifizieren.
Selbst in dem oben erwähnten Testmodus ist der Betrieb des Daten-Zei­ gers 4 ungültig, und als ein Resultat ist es nicht möglich, auf normale Daten des Daten-RAM 3 zuzugreifen. Die Befehlscodes, die in dem Daten-RAM 3 gespeichert sind, können jedoch wie normale Daten behandelt werden und können an die interne Betriebsschaltung 5 ausgegeben werden.
Da das Befehls-ROM 1 in einem Testmodus (TE1 = "1") gesperrt ist, kann in Fig. 3 die Leistungsaufnahme verglichen mit dem Prozessor nach Fig. 2 reduziert werden.
Wie oben erläutert kann gemäß der vorliegenden Erfindung der Speicher­ platz für ein Benutzerprogramm in dem Befehls-ROM vergrößert werden, da es nicht nötig ist, ein Testprogramm in den Befehls-ROM zu speichern. Ebenso ist es möglich, sämtliche möglichen Tests für Befehle vom horizontalen Typ für einen DSP oder ähnliches zu verifizieren. Ferner ist es selbst nach der Auslieferung möglich, Testprogramme auszuführen.

Claims (5)

1. Ein-Chip-Prozessor, welcher aufweist:
eine Befehlsspeichereinrichtung (1) zur Speicherung von Befehlscodes;
eine erste Adressiereinrichtung (2), um eine Adresse der Befehlsspei­ chereinrichtung anzugeben;
eine Daten-Eingabeeinrichtung (6), um Test-Befehlscodes einzugeben;
eine Decoder-Einrichtung (7);
eine erste Auswähleinrichtung (9; 10, 11), die zwischen der Befehlsspei­ chereinrichtung, der Daten-Eingabeeinrichtung und der Decoder-Einrichtung geschaltet ist, wobei
die erste Auswähleinrichtung in einem normalen Modus (TE1 = "0") die Befehlscodes der Befehlsspeichereinrichtung auswählt und an den Decoder liefert, und
die erste Auswähleinrichtung in einem ersten Testmodus (TE1 = "1") die Test-Befehlscodes der Daten-Eingabeeinrichtung auswählt und an den Decoder liefert und wobei der Prozessor ferner aufweist:
eine Datenspeichereinrichtung (3) zur Speicherung von Daten;
eine zweite Adressiereinrichtung (4), um eine Adresse der Datenspei­ chereinrichtung anzugeben; und
eine zweite Auswähleinrichtung (8), die zwischen der ersten und der zwei­ ten Adressiereinrichtung und der Datenspeichereinrichtung geschaltet ist, wobei die erste Auswähleinrichtung ferner mit der Datenspeichereinrichtung ver­ bunden ist,
die erste Auswähleinrichtung in einem zweiten Testmodus (TE2 = "1") Ausgangsdaten der Datenspeichereinrichtung auswählt und an den Decoder liefert,
die zweite Auswähleinrichtung in dem normalen Modus und in dem ersten Testmodus die Adresse der zweiten Adressiereinrichtung auswählt und an die Datenspeichereinrichtung liefert, und
die zweite Auswähleinrichtung in dem zweiten Testmodus die Adresse der ersten Adressiereinrichtung auswählt und an die Datenspeichereinrichtung liefert.
2. Ein-Chip-Prozessor nach Anspruch 1, bei dem Test-Befehlscodes vor dem zwei­ ten Testmodus in der Datenspeichereinrichtung gespeichert werden.
3. Ein-Chip-Prozessor nach Anspruch 1, welcher ferner aufweist:
eine erste Testmodus-Klemme (TE1);
ein Befehls-ROM (1) als Befehlsspeichereinrichtung;
einen Programmzähler (2) als erste Adressiereinrichtung, der mit dem Befehls-ROM verbunden ist, um eine erste Adresse zu erzeugen;
eine Daten-Eingangsschnittstelle (6) als Daten-Eingabeeinrichtung; und
einen ersten Multiplexer (9) als erste Auswähleinrichtung, wobei der erste Multiplexer durch eine Spannung an der ersten Testmodus- Klemme gesteuert wird;
der erste Multiplexer einen Ausgang des Befehls-ROM mit der Decoder- Einrichtung verbindet, wenn die Spannung an der ersten Testmodus-Klemme einen ersten Wert (= "0") aufweist, und wobei
der erste Multiplexer einen Ausgang der Daten-Eingangsschnittstelle mit der Decoder-Einrichtung verbindet, wenn die Spannung an der ersten Testmodus- Klemme einen zweiten Wert (= "1") aufweist.
4. Ein-Chip-Prozessor nach Anspruch 3, welcher ferner aufweist:
eine zweite Testmodus-Klemme (TE2);
ein Daten-RAM (3) als Datenspeichereinrichtung;
einen Daten-Zeiger (4) als zweite Adressiereinrichtung zur Erzeugung einer zweiten Adresse; und
einen zweiten Multiplexer (8) als zweite Auswähleinrichtung, wobei:
der zweite Multiplexer durch eine Spannung an der zweiten Testmodus- Klemme gesteuert wird;
der erste Multiplexer ferner mit dem Daten-RAM verbunden ist und ferner durch die Spannung an der zweiten Testmodus-Klemme gesteuert wird,
der erste Multiplexer den Ausgang der Daten-Eingangsschnittstelle mit der Decoder-Einrichtung verbindet, wenn die Spannung an der ersten Testmodus- Klemme den zweiten Wert (= "1") aufweist und die Spannung an der zweiten Testmodus-Klemme einen dritten Wert (= "0") aufweist,
der erste Multiplexer einen Ausgang des Daten-RAM mit der Decoder- Einrichtung verbindet, wenn die Spannung an der ersten Testmodus-Klemme den zweiten Wert (= "1") aufweist, und die Spannung an der zweiten Testmodus- Klemme einen vierten Wert (= "1") aufweist, und
der zweite Multiplexer die zweite Adresse des Daten-Zeigers an das Daten- RAM liefert, wenn die Spannung an der zweiten Testmodus-Klemme den dritten Wert ("0") aufweist,
der zweite Multiplexer die erste Adresse des Programmzählers an das Daten-RAM liefert, wenn die Spannung an der zweiten Testmodus-Klemme den vierten Wert (= "1") aufweist.
5. Ein-Chip-Prozessor nach Anspruch 1, welcher ferner aufweist:
eine erste und eine zweite Testmodus-Klemme (TE1, TE2);
ein Befehls-ROM (1) als Befehlsspeichereinrichtung, das mit der ersten Testmodus-Klemme verbunden ist, wobei das Befehls-ROM freigegeben ist, wenn eine Spannung an der ersten Testmodus-Klemme einen ersten Wert (= "0") aufweist, und gesperrt ist, wenn die Spannung an der ersten Testmodus-Klemme einen zweiten Wert (= "1 ") aufweist;
einen Programmzähler (2) als erste Adressiereinrichtung, der mit dem Befehls-ROM verbunden ist, um eine erste Adresse zu erzeugen,
eine Daten-Eingangsschnittstelle (6) als Daten-Eingabeeinrichtung;
ein Daten-RAM (3) als Datenspeichereinrichtung;
einen Daten-Zeiger (4) als zweite Adressiereinrichtung zur Erzeugung einer zweiten Adresse; und
einen Decoder (7), der mit dem Befehls-ROM verbunden ist, als Decoder- Einrichtung;
einen ersten Multiplexer (10) als erste Auswähleinrichtung, der mit der Daten-Eingangsschnittstelle und dem Daten-RAM verbunden ist, wobei der erste Multiplexer einen Ausgang der Daten-Eingangsschnittstelle auswählt, wenn die Spannung an der zweiten Testmodus-Klemme einen dritten Wert (= "0") aufweist, und einen Ausgang des Daten-RAM auswählt, wenn die Spannung an der zweiten Testmodus-Klemme einen vierten Wert (= "1 ") aufweist;
eine Tristate-Pufferschaltung (11), die zwischen dem ersten Multiplexer und dem Decoder geschaltet ist, wobei die Tristate-Pufferschaltung sich in einem Zustand hoher Impedanz befindet, wenn die Spannung an der ersten Testmodus- Klemme den dritten Wert (= "0") aufweist und sich in einem Durchlaßzustand befindet, wenn die Spannung an der ersten Testmodus-Klemme den Wert (= "1") aufweist, und
einen zweiten Multiplexer (8) als zweite Auswähleinrichtung, der zwischen dem Programmzähler, dem Daten-Zeiger und dem Daten-RAM geschaltet ist, wobei
der zweite Multiplexer durch die Spannung an der zweiten Testmodus- Klemme gesteuert wird,
der zweite Multiplexer die zweite Adresse des Daten-Zeigers an das Daten- RAM liefert, wenn die Spannung an der zweiten Testmodus-Klemme den dritten Wert (= "0") aufweist, und
der zweite Multiplexer die erste Adresse des Programmzählers an das Daten-RAM liefert, wenn die Spannung an der zweiten Testmodus-Klemme den vierten Wert (= "1") aufweist.
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