JP2636513B2 - 記憶装置および方法 - Google Patents
記憶装置および方法Info
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- JP2636513B2 JP2636513B2 JP184691A JP184691A JP2636513B2 JP 2636513 B2 JP2636513 B2 JP 2636513B2 JP 184691 A JP184691 A JP 184691A JP 184691 A JP184691 A JP 184691A JP 2636513 B2 JP2636513 B2 JP 2636513B2
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- Japan
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- signal
- data
- circuit
- byte
- valid identification
- Prior art date
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Description
【０００１】
【産業上の利用分野】本発明は記憶装置および方法に関
する。
する。
【０００２】
【従来の技術】従来の記憶装置は、指定されないバイト
のデータを有効としない場合、例えばシステム制御装置
に接続される要求装置がメモリクリア動作をするとき、
部分書込み命令しか出せないが、指定されたバイトのデ
ータのみ有効である場合でも部分書込み動作を実行して
いた。
のデータを有効としない場合、例えばシステム制御装置
に接続される要求装置がメモリクリア動作をするとき、
部分書込み命令しか出せないが、指定されたバイトのデ
ータのみ有効である場合でも部分書込み動作を実行して
いた。
【０００３】
【発明が解決しようとする課題】上述した従来の記憶装
置は、書込み動作の性能が上らないという欠点があっ
た。
置は、書込み動作の性能が上らないという欠点があっ
た。
【０００４】
【課題を解決するための手段】第１の発明の記憶方法
は、システム制御装置からの書込み，読出し，および部
分書込み命令に対して全書込み，読出し，および部分書
込み動作を行なう記憶装置において、(A) 前記システム
制御装置から送られてくる、部分書込み命令時に指定さ
れないバイトのデータが有効か無効かを示すデータ有効
識別信号を識別する第１のステップ、(B) 前記データ有
効識別信号が有効であれば、部分書込み動作を実行する
第２のステップ、(C) 前記データ有効識別信号が無効で
あれば、全書込み動作を実行する第３のステップ、とを
含んで構成される。
は、システム制御装置からの書込み，読出し，および部
分書込み命令に対して全書込み，読出し，および部分書
込み動作を行なう記憶装置において、(A) 前記システム
制御装置から送られてくる、部分書込み命令時に指定さ
れないバイトのデータが有効か無効かを示すデータ有効
識別信号を識別する第１のステップ、(B) 前記データ有
効識別信号が有効であれば、部分書込み動作を実行する
第２のステップ、(C) 前記データ有効識別信号が無効で
あれば、全書込み動作を実行する第３のステップ、とを
含んで構成される。
【０００５】第２の発明の記憶装置は、(A) システム制
御装置から供給されるコマンド信号をデコードし、第１
と第２のデコード信号を出力するデコーダ、(B) 前記シ
ステム制御装置から供給される信号であって、部分書込
み命令時に指定されないバイトのデータが有効か無効か
を示すデータ有効識別信号と前記第１のデコード信号と
の論理積をとり、第１の論理積信号を出力する第１の論
理積回路、(C) 前記データ有効識別信号の否定値と前記
第１のデコード信号との論理積をとり、第２の論理積信
号を出力する第２の論理積回路、(D) 前記第２のデコー
ド信号と前記第２の論理積信号との論理和をとり、論理
和信号を出力する論理和回路、(E) システム制御装置か
ら供給されるバイト指定信号の否定値と前記データ有効
識別信号の否定値とのＮＡＮＤをとり、ＮＡＮＤ信号を
出力するＮＡＮＤ回路、(F) 前記ＮＡＮＤ信号と前記シ
ステム制御装置から供給されるバイト指定に対応する書
込みデータ信号との論理積をとり、第３の論理積信号を
出力する第３の論理積回路、(G) 前記第３の論理積信号
と訂正後の読出しデータとを選択するセレクタ、とを含
んで構成される。
御装置から供給されるコマンド信号をデコードし、第１
と第２のデコード信号を出力するデコーダ、(B) 前記シ
ステム制御装置から供給される信号であって、部分書込
み命令時に指定されないバイトのデータが有効か無効か
を示すデータ有効識別信号と前記第１のデコード信号と
の論理積をとり、第１の論理積信号を出力する第１の論
理積回路、(C) 前記データ有効識別信号の否定値と前記
第１のデコード信号との論理積をとり、第２の論理積信
号を出力する第２の論理積回路、(D) 前記第２のデコー
ド信号と前記第２の論理積信号との論理和をとり、論理
和信号を出力する論理和回路、(E) システム制御装置か
ら供給されるバイト指定信号の否定値と前記データ有効
識別信号の否定値とのＮＡＮＤをとり、ＮＡＮＤ信号を
出力するＮＡＮＤ回路、(F) 前記ＮＡＮＤ信号と前記シ
ステム制御装置から供給されるバイト指定に対応する書
込みデータ信号との論理積をとり、第３の論理積信号を
出力する第３の論理積回路、(G) 前記第３の論理積信号
と訂正後の読出しデータとを選択するセレクタ、とを含
んで構成される。
【０００６】
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は、本発明の第１の実施例を示すフロー
チャート図である。図１に示す記憶方法は、(A) システ
ム制御装置から送られてくる、部分書込み命令時に指定
されないバイトのデータが有効か無効かを示すデータ有
効識別信号を識別する第１のステップＳ１、(B) 前記デ
ータ有効識別信号が有効であれば、部分書込み動作を実
行する第２のステップＳ２、(C) 前記データ有効識別信
号が無効であれば、全書込み動作を実行する第３のステ
ップＳ３、とを含んで構成される。
説明する。図１は、本発明の第１の実施例を示すフロー
チャート図である。図１に示す記憶方法は、(A) システ
ム制御装置から送られてくる、部分書込み命令時に指定
されないバイトのデータが有効か無効かを示すデータ有
効識別信号を識別する第１のステップＳ１、(B) 前記デ
ータ有効識別信号が有効であれば、部分書込み動作を実
行する第２のステップＳ２、(C) 前記データ有効識別信
号が無効であれば、全書込み動作を実行する第３のステ
ップＳ３、とを含んで構成される。
【０００７】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示す記憶装置は、(A) システム制
御装置から供給されるコマンド信号３０をデコードし、
第１と第２のデコード信号３１，３２を出力するデコー
ダ１１、(B) 前記システム制御装置から供給される信号
であって、部分書込み命令時に指定されないバイトのデ
ータが有効か無効かを示すデータ有効識別信号３５とデ
コード信号３１との論理積をとり、部分書込み命令信号
３３を出力する第１の論理積回路１２、(C) データ有効
識別信号３５の否定値３６とデコード信号３１との論理
積をとり、第２の論理積信号４０を出力する第２の論理
積回路１３、(D) デコード信号３２と論理積信号４０と
の論理和をとり、全書込み命令信号３４を出力する論理
和回路５１、(E) システム制御装置から供給されるバイ
ト指定信号３７の否定値３８とデータ有効識別信号３５
の否定値３６とのＮＡＮＤをとり、ＮＡＮＤ信号３９を
出力するＮＡＮＤ回路１４、(F) ＮＡＮＤ信号３９と前
記システム制御装置から供給されるバイト指定に対応す
る書込みデータ信号２１との論理積をとり、第３の論理
積信号２２を出力する第３の論理積回路２、(G) 論理積
信号２２と訂正後の読出しデータ２９とを選択するセレ
クタ３、とを含んで構成される。
ック図である。図２に示す記憶装置は、(A) システム制
御装置から供給されるコマンド信号３０をデコードし、
第１と第２のデコード信号３１，３２を出力するデコー
ダ１１、(B) 前記システム制御装置から供給される信号
であって、部分書込み命令時に指定されないバイトのデ
ータが有効か無効かを示すデータ有効識別信号３５とデ
コード信号３１との論理積をとり、部分書込み命令信号
３３を出力する第１の論理積回路１２、(C) データ有効
識別信号３５の否定値３６とデコード信号３１との論理
積をとり、第２の論理積信号４０を出力する第２の論理
積回路１３、(D) デコード信号３２と論理積信号４０と
の論理和をとり、全書込み命令信号３４を出力する論理
和回路５１、(E) システム制御装置から供給されるバイ
ト指定信号３７の否定値３８とデータ有効識別信号３５
の否定値３６とのＮＡＮＤをとり、ＮＡＮＤ信号３９を
出力するＮＡＮＤ回路１４、(F) ＮＡＮＤ信号３９と前
記システム制御装置から供給されるバイト指定に対応す
る書込みデータ信号２１との論理積をとり、第３の論理
積信号２２を出力する第３の論理積回路２、(G) 論理積
信号２２と訂正後の読出しデータ２９とを選択するセレ
クタ３、とを含んで構成される。
【０００８】図示省略したシステム制御装置から部分書
込み命令があると、コマンド信号３０のデコードの結
果、デコーダ１１のデコード信号３１が論理“１”とな
る。またデータ有効識別信号３５が論理“０”のとき、
すなわち指定されないバイトのデータが有効でないと
き、部分書込み命令信号３３が論理“０”，全書込み命
令信号３４が論理“１”となるため、全書込み動作を実
行する。
込み命令があると、コマンド信号３０のデコードの結
果、デコーダ１１のデコード信号３１が論理“１”とな
る。またデータ有効識別信号３５が論理“０”のとき、
すなわち指定されないバイトのデータが有効でないと
き、部分書込み命令信号３３が論理“０”，全書込み命
令信号３４が論理“１”となるため、全書込み動作を実
行する。
【０００９】このとき、バイト指定信号３７が論理
“０”の書込みデータ信号２１は論理“０”となり、セ
レクタ３を介してメモリマトリックス回路５に書込まれ
る。バイト指定信号３７が論理“１”の書込みデータ？
は、書込みデータ信号２１がレジスタ１，セレクタ３を
介してメモリマトリックス回路５に書込まれる。
“０”の書込みデータ信号２１は論理“０”となり、セ
レクタ３を介してメモリマトリックス回路５に書込まれ
る。バイト指定信号３７が論理“１”の書込みデータ？
は、書込みデータ信号２１がレジスタ１，セレクタ３を
介してメモリマトリックス回路５に書込まれる。
【００１０】一方、データ有効識別信号３５が論理
“１”のとき、すなわち指定されないバイトのデータが
有効であるとき、部分書込み命令信号３３が論理
“１”，全書込み命令信号３４が論理“０”となるた
め、部分書込み動作を実行する。
“１”のとき、すなわち指定されないバイトのデータが
有効であるとき、部分書込み命令信号３３が論理
“１”，全書込み命令信号３４が論理“０”となるた
め、部分書込み動作を実行する。
【００１１】部分書込み動作は、リード・モディファイ
・ライトサイクルで実行される。メモリマトリックス回
路５からデータ２４が読出され、レジスタ６，訂正回路
９，レジスタ１０を介してセレクタに入力される。バイ
ト指定信号３７が論理“１”の場合書込みデータ信号２
１が選択され、論理“０”の場合読出しデータ信号２９
が選択され、メモリマトリックス回路５に書込まれる。
・ライトサイクルで実行される。メモリマトリックス回
路５からデータ２４が読出され、レジスタ６，訂正回路
９，レジスタ１０を介してセレクタに入力される。バイ
ト指定信号３７が論理“１”の場合書込みデータ信号２
１が選択され、論理“０”の場合読出しデータ信号２９
が選択され、メモリマトリックス回路５に書込まれる。
【００１２】
【発明の効果】本発明の記憶装置および方法は、システ
ムのスループットを向上できるという効果がある。
ムのスループットを向上できるという効果がある。
【図１】本発明の第１の実施例を示すフローチャートで
ある。
ある。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
５ メモリマトリックス回路 ２１ 書込みデータ信号 ２９ 読出しデータ信号 ３０ コマンド信号 ３３ 部分書込み命令信号 ３４ 全書込み命令信号 ３５ データ有効識別信号 ３７ バイト指定信号
Claims (2)
- 【請求項１】システム制御装置からの書込み，読出し，
および部分書込み命令に対して全書込み，読出し，およ
び部分書込み動作を行なう記憶装置において、(A) 前記
システム制御装置から送られてくる、部分書込み命令時
に指定されないバイトのデータが有効か無効かを示すデ
ータ有効識別信号を識別する第１のステップ、(B) 前記
データ有効識別信号が有効であれば、部分書込み動作を
実行する第２のステップ、(C) 前記データ有効識別信号
が無効であれば、全書込み動作を実行する第３のステッ
プ、とを含むことを特徴とする記憶方法。 - 【請求項２】(A) システム制御装置から供給されるコマ
ンド信号をデコードし、第１と第２のデコード信号を出
力するデコーダ、(B) 前記システム制御装置から供給さ
れる信号であって、部分書込み命令時に指定されないバ
イトのデータが有効か無効かを示すデータ有効識別信号
と前記第１のデコード信号との論理積をとり、第１の論
理積信号を出力する第１の論理積回路、(C) 前記データ
有効識別信号の否定値と前記第１のデコード信号との論
理積をとり、第２の論理積信号を出力する第２の論理積
回路、(D) 前記第２のデコード信号と前記第２の論理積
信号との論理和をとり、論理和信号を出力する論理和回
路、(E) システム制御装置から供給されるバイト指定信
号の否定値と前記データ有効識別信号の否定値とのＮＡ
ＮＤをとり、ＮＡＮＤ信号を出力するＮＡＮＤ回路、
(F) 前記ＮＡＮＤ信号と前記システム制御装置から供給
されるバイト指定に対応する書込みデータ信号との論理
積をとり、第３の論理積信号を出力する第３の論理積回
路、(G) 前記第３の論理積信号と訂正後の読出しデータ
とを選択するセレクタ、とを含むことを特徴とする記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184691A JP2636513B2 (ja) | 1991-01-11 | 1991-01-11 | 記憶装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184691A JP2636513B2 (ja) | 1991-01-11 | 1991-01-11 | 記憶装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04235646A JPH04235646A (ja) | 1992-08-24 |
| JP2636513B2 true JP2636513B2 (ja) | 1997-07-30 |
Family
ID=11512918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP184691A Expired - Lifetime JP2636513B2 (ja) | 1991-01-11 | 1991-01-11 | 記憶装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636513B2 (ja) |
-
1991
- 1991-01-11 JP JP184691A patent/JP2636513B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04235646A (ja) | 1992-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970311 |