JP2002073351A - データ処理ユニット、データ処理装置および制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一チップ上の処理ユニットからの割込み要
求に基づくアドレスの遷移を迅速に行えるデータ処理ユ
ニットを提供する。 【解決手段】 汎用データ処理ユニットＰＵ２と専用デ
ータ処理ユニットＶＵ３とを搭載したシステムＬＳＩに
おいて、ＰＵ２にＶＵ３から直に遷移先アドレスをセッ
トできる外部指定用レジスタ１８を設ける。ＶＵ３から
割込み要求信号φ２に対し、外部指定用レジスタ１３に
セットされた遷移先アドレスＢ１を出力して割込み処理
を実行できるので、従来では、遷移先アドレスをソフト
ウェアで書き換えながら割込み対応可能としていたのに
対し、割込み信号と同時に遷移先がダイナミックに変更
あるいは指定できる。このため、他の処理ユニットの要
因に応じた遷移がリアルタイムに極めて柔軟に行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サやその機能を補完する周辺回路に関し、特に、割込み
処理を実行可能なデータ処理ユニットおよびその制御方
法に関するものである。

【０００２】

【従来の技術】高速ネットワークに関連する処理や、動
画に代表される画像処理等に使用されるプロセッサは非
常に高いクロック周波数で動作できるようになってお
り、特定のデータ処理をリアルタイムで実行する能力が
備わってきている。一方、半導体テクノロジは３年で集
積度を２倍にアップさせるといった速度で技術が向上し
ており、シリコンチップに搭載できる回路規模も数千万
ゲートになりつつある。

【０００３】

【発明が解決しようとする課題】このため、システム全
体がワンチップに搭載されたシステムＬＳＩの開発が盛
んに行われており、例えば、画像処理、符号化・復号化
などにおける特定のデータ処理を行うプロセッサ（専用
データ処理ユニット）と、外部要求に応じた割込要求な
どを含めた汎用的な処理を行うプロセッサ（データ処理
ユニット）をワンチップに搭載したシステムＬＳＩが考
えられている。このシステムＬＳＩでは、システム全体
の制御はソフトウェアにより行われるが、そのソフトウ
ェアの走行環境は汎用プロセッサ、すなわち、データ処
理ユニットによって提供される。したがって、専用デー
タ処理ユニットの動作も含めてソフトウェアで制御する
ことが可能であり、フレキシブルなシステムを構築でき
るシステムＬＳＩを提供できる。また、実績のある専用
データ処理ユニットでは処理が難しい部分は、汎用デー
タ処理ユニットを用いてフレキシブルに対応することが
可能であり、実績のある専用データ処理ユニットと汎用
データ処理ユニットとを元に開発および設計を進めるこ
とができるので、短時間で性能が高く、信頼性の高いシ
ステムＬＳＩを提供できるというメリットもある。

【０００４】従来のシステムでは、汎用的なプロセッサ
が単体チップとしてプリント基板などのボード上に搭載
され、ボード全体として一つのシステムが構成されてい
る。このような経緯から、従来のプロセッサの機能の延
長でシステム全体がワンチップに収納されたデータ処理
装置を設計し、従来の汎用プロセッサを単純にシステム
ＬＳＩに組み込むだけでは、システムＬＳＩの機能を十
分に活かしているとはいえない。すなわち、ボードに汎
用的なプロセッサを搭載するときには、ボードのプリン
ト配線を介して、ボード上に専用処理用に開発されたチ
ップあるいは専用回路として搭載されている各機能ブロ
ックと汎用プロセッサとを繋ぐ必要があるので、ピン数
制限、プリント回路の密度などによりプロセッサに接続
できる機能ブロックの数にはおのずと限界がある。これ
に対し、ワンチップに汎用プロセッサに加えて、各機能
ブロックとしての機能を果たす回路を搭載してシステム
インテグレーションを図ったシステムＬＳＩにおいて
は、チップ、すなわち、半導体装置内で機能ブロックと
汎用プロセッサとを接続できるのでプリント配線と比較
すると遥かに多くの信号線を確保できる。したがって、
より多くの機能ブロックをワンチップ上で汎用プロセッ
サに接続することにより多機能で処理速度の速いシステ
ムＬＳＩを提供することができる。

【０００５】このような高性能のシステムＬＳＩを実際
に実現しようにすると、各機能ブロックから割込み処理
の要求が汎用プロセッサに多数入り込んでくることにな
る。したがって、それらの割込み要求に対し柔軟かつ高
速に対処できなければ、機能ブロックを同一のチップ内
に収納して集積化した効果はそれほどなく、システムＬ
ＳＩの高速化を図ることは難しい。特に、高速ネットワ
ークのデータ処理や動画データの処理を行う専用データ
処理ユニットではリアルタイムのデータ処理が行われる
ので、このような専用データ処理ユニットをシステムＬ
ＳＩに集積化するために同一のチップに搭載された汎用
プロセッサ側にはより頻繁に割込み要求が入ってくるこ
とになる。このため、システムＬＳＩ化して専用データ
処理ユニット側と汎用プロセッサとの融合を図り、高速
処理が可能なシステムＬＳＩを実現する際に、専用デー
タ処理ユニットを用いたリアルタイム応答性を損ねない
ためには、これらのユニットからの割込み要求を最小限
のクロック数で迅速に処理できることが要求される。

【０００６】しかしながら、プロセッサにおける割込み
処理は、割込みレベルに応じたアドレスに遷移先アドレ
スを格納させておき、割込み要求があるとその予め設定
された遷移先アドレスから命令をフェッチして割込み処
理を実行する方法が採用されている。たとえば、コード
ＲＡＭのゼロ番地から７番地までに、割込み要求のレベ
ル０〜７に応じた遷移先アドレスがそれぞれ予め格納さ
れる。この方法では、遷移先アドレスを変更しようとす
る場合には、事前にコードＲＡＭの内容を書き換えてお
く必要がある。したがって、専用データ処理ユニットな
どの他の処理ユニットから様々な割込み要求があったと
き、あるいは、複数の他の処理ユニットから異なる割込
み要求があったときに予め設定されている遷移先アドレ
スでは対応できない。また、それらの割込み要求に対応
するためにコードＲＡＭを書き換えるなどの処理を行お
うとすると、それらの割込み要求に対応するために膨大
なクロックを消費することになる。したがって、他の処
理ユニットからの割込み要求に応じて柔軟に遷移先を変
更することは不可能であり、他の処理ユニットと同一チ
ップ内に収納されることにより集積化されデータの転送
処理などは高速化できるが、リアルタイム性が要求され
る専用データ処理ユニットをワンチップにインテグレー
トしてクロック単位で処理を進行できる信頼性の高いシ
ステムＬＳＩを提供することができなかった。

【０００７】汎用プロセッサのハードウェアを専用処理
ユニットなどの同一チップ内に搭載される他の処理ユニ
ットの構成に合わせて設計変更することにより、割込み
要求に対する処理を少ないクロックで実行できるように
することも可能であろう。しかしながら、それでは、シ
ステムＬＳＩ毎にプロセッサも設計しなおすことになり
実績のある汎用プロセッサを用いるメリットがなくなっ
てしまい、すべてがカスタムのシステムＬＳＩを設計す
るのと同じになってしまう。したがって、システムＬＳ
Ｉの開発期間が長くなり、コストが上昇する要因とな
り、実績のある専用データ処理ユニットと汎用データ処
理ユニットとを組み合わせ短期間に性能の良いシステム
ＬＳＩを提供することが難しくなる。

【０００８】そこで、本発明においては、汎用性の高い
汎用処理が可能なデータ処理ユニットであって、さら
に、同一チップ上に搭載される専用データ処理ユニット
などの他の処理ユニットからの多彩な割込み要求に対し
ても柔軟に、最小限のクロックで対処することができる
データ処理ユニットおよびそれを搭載したシステムＬＳ
Ｉであるデータ処理装置を提供することを目的としてい
る。特に、動画処理やネットワーク処理などのリアルタ
イムのデータ処理が要求されるシステムＬＳＩにおい
て、汎用プロセッサと機能ブロックとなる他の処理ユニ
ット間の遷移および割込み制御をより柔軟にクロック単
位で制御することができるデータ処理ユニットおよびデ
ータ処理装置を提供することを目的としている。

【０００９】そして、汎用のデータ処理ユニットと、専
用命令に基づくデータ処理を実行可能な専用データ処理
ユニットとを搭載したシステムＬＳＩにおいて、リアル
タイム処理性能の高いシステムＬＳＩとして提供するこ
とも本発明の目的である。

【００１０】

【課題を解決するための手段】このため、本発明におい
ては、汎用的なプロセッサであるデータ処理ユニット
に、データ処理ユニットと同一チップに搭載された他の
処理ユニットから遷移先アドレスを設定できる第２の記
憶手段を設け、遷移先アドレスを直に設定できるように
すると共に、その遷移先アドレスを他の処理ユニットか
らの第２の割込み信号により選択できるようにしてい
る。この結果、他の処理ユニットからの割込み要求に基
づく遷移先アドレスをフレキシブルに設定することが可
能となり、その遷移先アドレスを従来の予め設定されて
いる遷移先アドレスと同様にクロック単位で選択して遷
移先アドレスからの処理を実行することができる。

【００１１】すなわち、割込み処理を実行可能な本発明
のデータ処理ユニットは、このデータ処理ユニットの外
部から供給される通常の割込み信号である第１の割込み
信号により遷移する第１の遷移先アドレスが格納された
第１の記憶手段と、データ処理ユニットと共に同一チッ
プに搭載される他の処理ユニットから供給される第２の
割込み信号により遷移する第２の遷移先アドレスが格納
された第２の記憶手段と、第１および第２の割込み信号
に基づき第１および第２の遷移先アドレスを選択して出
力する出力手段とを有し、第２の記憶手段の第２の遷移
先アドレスは他の処理ユニットから設定可能であること
を特徴としている。また、本発明のデータ処理ユニット
の制御方法は、データ処理ユニットの外部から第１の割
込み信号を受信すると第１の記憶手段に設定された第１
の遷移先アドレスを出力して第１の割込み処理を実行す
る工程と、このデータ処理ユニットと共に同一チップ上
に搭載された他の処理ユニットから第２の割込み信号を
受信すると、他の処理ユニットから第２の遷移先アドレ
スを設定可能な第２の記憶手段から第２の遷移先アドレ
スを出力して第２の割込み処理を実行する工程とを有す
ることを特徴としている。

【００１２】本発明のデータ処理ユニットおよびその制
御方法では、データ処理ユニットの外部から供給される
第１の割込み信号により遷移する第１の遷移先アドレス
が格納された第１の記憶手段に加え、データ処理ユニッ
トと共に同一チップに搭載される他の処理ユニットから
供給される第２の割込み信号により遷移する第２の遷移
先アドレスが格納される第２の記憶手段とを備えてい
る。そして、レジスタなどにより構成される第２の記憶
手段の第２の遷移先アドレスは、専用データ処理ユニッ
トなどの他の処理ユニットから設定可能にしてある。し
たがって、他の処理ユニットからの第２の割込み信号に
対応して遷移するアドレスは、他の処理ユニットからダ
イレクトに設定することができ、第２の割込み信号によ
り、その遷移先アドレスからの処理を実行することがで
きる。このため、第１の記憶手段に格納された第１の遷
移先アドレスを変更することなく、他の処理ユニットか
らの割込み要求に柔軟に対処できる。

【００１３】また、他の処理ユニットからの様々な割込
み要求に対処するために、第１の記憶手段に記憶された
第１の遷移先アドレスを変更するようなソフトウェア処
理は不要であり、また、その様な処理ができるハードウ
ェアも不要である。したがって、汎用プロセッサとして
汎用的に用いられる割込み機能あるいはシステムに変更
を加えずに、他の処理ユニットからの割込み信号に対
し、外部からの従来の割込み信号と同じレベルで、同様
の処理速度で、他の処理ユニットで指定された遷移先ア
ドレスからの処理をフレキシブルに実行できる。

【００１４】さらに、第２の記憶手段の遷移先アドレス
は他の処理ユニットから設定することができるので、汎
用のデータ処理ユニットの構成あるいはシステムを変更
しなくても、それと共に搭載される他の処理ユニットに
より、その他の処理ユニットが要求する割込み処理の内
容をフレキシブルに遷移先アドレスとして変更あるいは
設定することができる。また、他の処理ユニットは、同
一チップ内に搭載されているために、プリント基板など
に搭載されている場合と異なり、第２の記憶手段を構成
するレジスタなどの記録媒体と他の処理ユニットとをバ
スなどの高速なデータ回線を介して簡単に接続すること
ができる。したがって、第２の記憶手段の遷移先アドレ
スを変更あるいは設定する処理もクロック単位で行うこ
とができ、第２の割込み信号を出力するタイミングと合
わせてクロック単位で遷移先を制御することができる。

【００１５】第１および第２の割込み信号に基づき第１
および第２の遷移先アドレスを選択して出力可能な出力
手段においては、外部からの割込み信号（第１の割込み
信号）と、他の処理ユニットからの割込み信号（第２の
割込み信号）のいずれを優先するようにしても良い。し
かしながら、他の処理ユニットが、システムＬＳＩとし
て要求される特定のデータ処理を行う専用データ処理ユ
ニットであることがほとんどとなるので、これら他の処
理ユニットからの割込み信号を優先して選択し、それら
の他の処理ユニットが要求する遷移先アドレスからの処
理を優先して実行できるようにすることが望ましい。

【００１６】同一チップに複数の他の処理ユニットを搭
載しているデータ処理装置においては、複数の第２の記
憶手段を有する汎用のデータ処理ユニットを提供するこ
とも可能であるが、汎用性が少なくなるとともに構成が
複雑になるのでコストアップの要因である。これに対
し、それら複数の他の処理ユニットから供給される第２
の割込み信号および第２の記憶手段に設定される第２の
遷移先アドレスを選択してデータ処理ユニットに供給す
る割込み選択手段を設けることにより、第２の記憶手段
をそれぞれの他の処理ユニットに対応させなくても、そ
れらの割込み要求に対して柔軟に対応することができ
る。したがって、複数の専用データ処理ユニットなどの
他の処理ユニットと共に汎用性の高いデータ処理ユニッ
トにより、それらの他の処理ユニットの要求に対し柔軟
に、リアルタイムで応答できるデータ処理装置を提供で
きる。

【００１７】このように、本発明にかかるデータ処理ユ
ニットと他のデータ処理ユニットとを搭載したシステム
ＬＳＩにおいては、データ処理ユニットの汎用性を維持
したまま、他の処理ユニットからの割込み要求に対し柔
軟かつ高速に対処することが可能であり、リアルタイム
のデータ処理に適したシステムＬＳＩを提供することが
できる。このため、他の処理ユニットとして、特に、高
速ネットワークのデータ処理や動画データの処理を行う
専用データ処理ユニットを搭載したリアルタイムのデー
タ処理に適したデータ処理装置、すなわち、システムＬ
ＳＩを提供することができる。

【００１８】そして、本発明のデータ処理ユニットは汎
用性を維持したまま、他の処理ユニットからの割込み要
求に対し柔軟にリアルタイムに高速に対処できるので、
本発明のデータ処理ユニットと専用データ処理ユニット
とを組み合わせることにより、設計および開発時間を大
幅に短縮することが可能であり、短期間で高性能のシス
テムＬＳＩを開発でき、低コストで提供することができ
る。

【００１９】データ処理ユニットに、他の処理ユニット
に命令を供給可能なフェッチユニットを設けたデータ処
理装置においては、さらに、他の処理ユニットが指定す
る遷移先アドレスからプログラムにより自由に設定でき
る。したがって、ハードウェアを変更せずに、他の処理
ユニットからの割込み要求に対する処理内容をフレキシ
ブルに変更あるいは修正することが可能であり、遷移先
アドレスが柔軟に設定できるメリットと合わせて、非常
に柔軟性が高く、さらに、開発が容易なデータ処理ユニ
ットを提供することができる。そして、割込み要求に対
する遷移先を柔軟に設定して、その処理をリアルタイム
で制御することができるので、ネットワーク処理や動画
処理などのリアルタイム性が要求される用途にまさに適
したデータ処理装置を実際に提供することが可能とな
る。

【００２０】

【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。図１に、本発明に係るデータ処理
ユニット（以降では、ＰＵ）２と、所定のデータ処理に
特化した専用データ処理ユニット（他の処理ユニットま
たは専用回路、以降ではＶＵ）３とを有するデータ処理
装置であるシステムＬＳＩ１の概略構成を示してある。
本例のＰＵ２は、割込み処理や基本命令などの汎用的な
処理を実行する実行部５と、ＶＵ３および実行部５にデ
コードされた制御信号を提供する命令発行部６を備えて
いる。命令発行部６は、実行形式のマイクロプログラム
コード（命令）を内蔵したコードＲＡＭ７と、このコー
ドＲＡＭ７から命令をフェッチするフェッチユニット４
とを備えている。

【００２１】フェッチユニット４では、命令の実行状
態、ステータスレジスタ９の状態さらにはシステムＬＳ
Ｉ１の外部割込み用のインターフェース１１を介して入
力された割込み信号φ１などによって決まる所定のコー
ドＲＡＭ７のアドレスを順次発行し、そのアドレスに記
憶された命令をフェッチするフェッチ部１２を備えてい
る。本例のコードＲＡＭ７には、ＰＵ２の実行部５で実
行される汎用命令（一般命令）と、ＶＵ３で実行される
専用命令とを備えたプログラムが格納されており、フェ
ッチされた専用命令あるいは汎用命令はフェッチユニッ
ト４のデコード回路１３によりデコードされ、専用命令
をデコードした制御信号φｖあるいは汎用命令をデコー
ドした制御信号φｐとしてＶＵ３およびＰＵ２に供給さ
れる。また、ＰＵ２からは実行状態を示すステータス信
号φｓが返され、ＰＵ２およびＶＵ３の状態がステート
レジスタ９に反映されるようになっている。ＰＵ２の実
行部５は、汎用レジスタ、フラグレジスタおよび演算ユ
ニット（ＡＬＵ）などから構成される実行ユニット１４
と、この実行ユニット１４で処理を行う際の一時的な記
憶領域となるデータＲＡＭ１５とを備えている。

【００２２】一方、ＶＵ３は命令発行部６が供給する制
御信号φｖによって特定のアプリケーションに特化した
処理、例えば、高速ネットワーク関連のデータ処理や動
画データの伸張／復号処理等をリアルタイムで行うこと
が可能な専用回路を備えた専用処理ユニットである。こ
のＶＵ３の内部状態やＶＵ３でのデータ処理結果等はＰ
Ｕ２の側で把握できるようになっており、ＰＵ２では把
握した情報を利用した処理が行える。

【００２３】図２には、本例のＬＳＩ１に搭載されたＰ
Ｕ２の概略の機能構成をフェッチユニット４を中心に示
してある。本例のＰＵ２のフェッチユニット４は、シス
テムＬＳＩ１のインターフェース１１を介して入力され
た、例えば、８ビットの割込み要求信号（第１の割込み
信号）φ１、およびＶＵ３から出力された割込み要求信
号（第２の割込み信号）φ２が入力され、それらの割込
み要求信号φ１およびφ２に基づいて遷移先アドレスを
選択して出力する出力部２０を備えている。本例のフェ
ッチユニット４は、この出力部２０により選択される２
つの遷移先アドレスを格納した記憶手段であるレジスタ
１７および１８を備えている。第１のレジスタ１７は、
汎用レジスタであり、たとえば、１６ビットの遷移先ア
ドレスＡ１〜Ａ８が予め格納されており、割込み要求信
号φ１に基づき遷移するアドレスが格納されている。第
２のレジスタ１８は、外部指定用レジスタであり、たと
えば、１６ビットの遷移先アドレスＢ１が格納され、割
込み要求信号φ２により遷移するアドレスが格納されて
いる。

【００２４】このため、本例の出力部２０は、汎用レジ
スタ１７および外部指定用レジスタ１８のいずれかを選
択して、それらに格納された遷移先アドレスを次の命令
フェッチ用のアドレスとして出力可能なセレクタ２１
と、このセレクタ２１を、割込み要求信号φ１が送られ
てきたときには汎用レジスタ１７の遷移先アドレスを出
力し、割込み要求信号φ２が送られてきたときには外部
指定用レジスタ１８の遷移先アドレスが出力される制御
する制御信号φ５を出力するプライオリタイズ判定回路
２２を備えている。このプライオリタイズ判定回路２２
は、ＶＵ３からの割込み要求信号φ２を外部からの割込
み要求信号φ１に対し優先するように設定されており、
割込み要求信号φ１およびφ２が重なると、セレクタ２
１からは外部指定用レジスタ１８に設定された遷移先ア
ドレスＢ１が優先的に出力され、その遷移先アドレスの
命令に従った処理が優先して行われる。

【００２５】汎用レジスタ１７に格納されている遷移先
アドレスＡ１〜Ａ８は、それぞれ、コードＲＡＭ７に格
納された割込み処理用のマイクロプログラムの開始アド
レスを示す遷移先アドレスである。そして、これらの遷
移先アドレスＡ１〜Ａ８は、初期設定などにより予め設
定されており、割込み要求信号φ１のレベルによって選
択できるようになっている。本例のレベルアサイン型の
割込み要求信号φ１は８レイヤであり、各レイヤに応じ
て遷移先アドレスＡ１〜Ａ８が選択される。外部指定用
レジスタ１８に格納されている遷移先アドレスＢ１もコ
ードＲＡＭ７に格納された割込み処理用のマイクロプロ
グラムの開始アドレスを示す遷移先アドレスである。そ
して、この外部指定用レジスタ１８は、バス１９により
ＶＵ３からダイレクトに遷移先アドレスＢ１が書き込め
るようになっている。このため、ＶＵ３は、外部指定用
レジスタ１８に予め所望の遷移先アドレスＢ１を設定
し、割込み要求信号φ２を出力することにより、汎用の
データ処理ユニットであるＰＵ２を用いて所望の割り込
み処理を自由に開始させることができる。

【００２６】本例のコードＲＡＭ７には、ＶＵ３の処理
を進めるための専用命令ＶおよびＰＵ２で行う処理を規
定する汎用命令Ｐを備えたマイクロプログラムが格納さ
れており、フェッチユニット１２から順次出力されるア
ドレスによってそれらの専用命令Ｖおよび汎用命令Ｐが
フェッチされる。そして、フェッチされた命令はデコー
ド回路１３でデコードされ、それぞれＰＵ２の実行部５
およびＶＵ３に供給される。このような専用命令Ｖおよ
び汎用命令Ｐを備えたマイクロプログラムに加えて、本
例のコードＲＡＭ７には、割込み処理用のマイクロプロ
グラムも格納されており、上述したように、割込み要求
信号φ１あるいはφ２に基づき、汎用レジスタ１７に格
納された遷移先アドレスＡ１〜Ａ７、あるいは外部指定
用レジスタ１８に格納された遷移先アドレスＢ１が出力
されると、その遷移先アドレスの命令をフェッチして、
指定された処理が実行される。

【００２７】図３には本例のシステムＬＳＩ１で行われ
る割込み処理の一例をフローチャートを用いて示してあ
る。まず、ステップ３１において、割込み要求がある
と、ステップ３２でその割込み要求がＶＵ３からの割込
み要求信号φ２か判断される。ＶＵ３から割込み要求信
号φ２であれば、ステップ３３で、予めＶＵ３から外部
指定用レジスタ１８に設定された遷移先アドレスＢ１が
出力される。その結果、遷移先アドレスＢ１に記憶され
ているマイクロプログラムが読み出されて実行される。

【００２８】これに対して、ＶＵ３からではない外部か
らの割込み、たとえば、システムＬＳＩ１の外部のＩＯ
回路、ＡＤ／ＤＡコンバータ、他のＣＰＵ、ＤＳＰプロ
セッサ、ＡＳＩＣ回路など、さらにはシステムＬＳＩに
内蔵されたＩＯ回路などからの通常の従来型のレベル割
込みである割込み要求信号φ１に基づく割込み要求であ
る場合には、ステップ３２で判断された後に、ステップ
３４でＶＵ３からの割込み要求φ２に基づく処理が行わ
れているかの判断が行われる。このステップ３４におい
て、割込み処理が重ならない場合は、ステップ３５で割
込み要求信号φ１のレイヤに応じて汎用レジスタ１７に
セットされている遷移先アドレスＡ１〜Ａ８のいずれか
が選択され、その遷移先アドレスからの処理が実行され
る。ＶＵ３からの割込み要求に基づく処理が実行されて
いれば、本例のシステムＬＳＩにおいてはＶＵ３からの
割込み要求信号φ２を優先するので、ステップ３６にお
いて、通常の割込み要求信号φ１をマスクし、あるいは
その要求信号φ１に対する処理を待機された状態にす
る。

【００２９】このように、本例のシステムＬＳＩ１にお
いては、ＶＵ３からの割込み要求信号φ２があると、そ
の割込み要求信号φ２は、従来のレベルアサイン型の割
込み要求信号φ１と同様に処理され、通常の割込み要求
信号φ１と同じ速度、すなわち、クロック数で割込み要
求信号φ２に対応する遷移先アドレスＢ１を出力するこ
とができる。そして、遷移先アドレスＢ１は、ＶＵ３か
らバス１９を介して直に設定されるので、ＶＵ３の条件
あるいは割込み要求が発生したときの状況などに応じ、
ＶＵ自身が、ＰＵ２の処理を介さずに遷移先を設定でき
る。したがって、ＶＵ３の状況に応じて割込みが発生し
たときの遷移先を変更できる。このため、ＶＵ３の割込
み要求に対してＰＵ２は非常にフレキシブルに対応する
ことができ、また、通常の割込みと同じレベルあるいは
同じ処理速度でリアルタイム性を喪失せずにＶＵ３の割
込み処理を実行することができる。

【００３０】また、ＶＵ３の遷移先はＶＵ自身が設定で
きる構成となっているので、本例のＰＵ２と、他の専用
処理機能を備えたＶＵとを組み合わせたシステムＬＳＩ
においても、ＰＵ２の機能あるいは構成を変更あるいは
修正しないで、他の専用処理機能を備えたＶＵに即した
割込み処理を行うことができる。そして、そのような割
込み処理はマイクロプログラムとしてコードＲＡＭ７に
格納することができるので、本例のＶＵ３およびＰＵ２
に共通のフェッチユニット４を備えたシステムＬＳＩ
（ＶＵＰＵ）の構成は、ＶＵ３の割込み要求による遷移
先アドレスがフレキシブルに設定できると共に、その割
込み要求による処理内容もマイクロプログラムで設定で
きる。したがって、専用データ処理に特化した専用デー
タ処理ユニットの専用回路で処理を実行するシステムＬ
ＳＩでありながら、割込み処理を非常に柔軟に、さら
に，リアルタイムにクロック単位で実行することができ
る。

【００３１】また、本例のＶＵおよびＰＵを搭載したシ
ステムＬＳＩは、ＶＵ３あるいはＰＵ２の基本的なハー
ドウェアおよび機能を変更しないで、様々な機能を備え
たＶＵを集積化してＰＵでそれらを制御することができ
るので、システムＬＳＩの開発期間を大幅に短縮するこ
とが可能である。そして、プログラムと遷移先アドレス
の修正によって、開発途上あるいはその後の変更および
修正には非常に柔軟に対処することができるので、アプ
リケーションと相性が良く開発のリスクの小さな高性能
のシステムＬＳＩを提供することができる。

【００３２】ＶＵ３は、特殊な加減算や乗除算などを行
うデータパス部（専用回路）を備えた専用データ処理ユ
ニットであり、１つのＰＵ２に複数のＶＵ３を装着して
並列演算を行わせることも可能である。図４に示すよう
に、複数のＶＵ（ｎ）（ｎは整数）が搭載されたシステ
ムＬＳＩ１の場合、各ＶＵ（ｎ）からの割込み要求信号
φ２および遷移先アドレスＢ１を選択的にＰＵ２に入力
させるため割込み選択回路２５を設けることが望まし
い。この選択回路２５により、複数のＶＵから出力され
る割込み要求信号φ２と遷移先アドレスＢ１をひとつに
集約できるので、ＰＵ２に複数の外部指定用レジスタ１
８を設け、セレクタ２１をマルチセレクタにしなくても
複数のＶＵからの割込み要求に対応することができる。
複数の外部指定用レジスタを設けることも可能である
が、同一のチップに搭載されるＶＵの数は決定できず、
また、レジスタの数を増やすとそれに対応して書き換え
用のバスを増やしたりなどハードウェアコストが増加す
るので経済的でない。これに対し、割込み選択回路２５
を設けると、ＶＵの数に影響されずに上記にて説明した
ＰＵ２を搭載し、ＶＵからの割込み要求信号φ２にリア
ルタイムで対処することができる。割込み選択回路２５
では、ＶＵ（ｎ）毎に処理の優先順位を設定しておくこ
とも可能であり、また、ＶＵ（ｎ）から割込み要求が発
生した順に随時ＰＵ２に送信するようにしても良い。割
込み選択回路２５は先に説明したプライオリティ判定回
路２２と同様にいかようにも設計可能であり、特に詳し
くは説明しない。

【００３３】このように、本例のシステムＬＳＩ１は、
ＶＵ３の側においてデータ処理を行った結果、プロセッ
サであるＰＵ２のプログラム遷移を行わせたい場合に、
遷移先アドレスをプロセッサの外部ではあるが同一チッ
プ内のＶＵ３から指定することができる。たとえば、通
信・ネットワークの分野においては検出されたデータエ
ラーに対する処理が極めて重要であり、サービスの程度
に差がつき、システム商品の優劣が決定されてといって
も過言ではない。さらに、通信・ネットワークにおける
エラー処理はリアルタイム処理が要求され、瞬時に対応
しなければならない。本例のシステムＬＳＩは、データ
パス実行ユニットであるＶＵ３の側からエラーの検出と
その際の対応先のアドレスが直接指定することができる
ので、この構成をエラー処理に適用することにより、上
記の各条件を満足したシステムＬＳＩを提供することが
可能である。動画などの他のリアルタイム性が要求され
るアプリケーションを処理するシステムＬＳＩにおいて
も状況は同じであり、本発明にかかるＬＳＩを採用する
ことにより、短期間で開発ができ、クロック単位の制御
が可能で、さらに柔軟性を持ったシステムＬＳＩを提供
することができる。

【００３４】なお、上記では、実行部５および命令発行
部６を備えたプロセッサをＰＵとして説明しているが、
命令発行部６に対してＶＵ３と並列な環境になる実行部
５をＰＵと捉えてももちろん良い。さらに、本例ではＬ
ＳＩ外部からの割込み信号φ１を通常の割込み信号とし
て説明しているが、システムＬＳＩ内部のＩＯ回路など
からの通常の割込み信号も含まれることは上述した通り
である。

【００３５】また、上記では遷移先アドレスが設定され
る第１および第２の記憶手段としてレジスタを用いた例
を説明しているが、データＲＡＭあるいはその他の記憶
手段を用いることも可能である。しかしながら、アクセ
ス速度とクロック単位での制御を考慮するとレジスタを
遷移先アドレスの格納あるいは記憶手段として用いるこ
とが最も望ましい。さらに、レジスタのビット数など、
上記にて参考のために数値を入れて説明している部分は
参考に過ぎず、上述した値に限定されるものではない。

【００３６】さらに、図３に示した割込み処理に加え、
システムＬＳＩ内あるいは外で発生した致命的なエラー
に対処するためのマスク不能な割込み（最優先）に対す
る処理を設けることも可能である。すなわち、システム
ＬＳＩ１のＰＵ２に上記のマスク不能な割込みに対する
機能を組み込んで、このマスク不能な割込みをＰＵ２で
最優先で処理するようにしても良い。

【００３７】

【発明の効果】以上説明したように、本発明のデータ処
理ユニットは、遷移先アドレスを同一チップ上の処理ユ
ニットから指定できる外部指定用レジスタを第２の記憶
手段として設けているので、同一チップ上の他の処理ユ
ニットからの割込み要求に柔軟に対応できると共に、ク
ロック単位で割込み要求に応じた処理を実行することが
できる。さらに、データ処理ユニットの汎用性を維持し
ながら、同一チップに搭載された他の処理ユニットに応
じた遷移先アドレスからの割込み処理が自由に行える。
したがって、遷移先アドレスが外部から指定でき、その
処理をクロック単位で制御することができるデータ処理
装置を提供できる。

【００３８】このように、本発明によれば、遷移先アド
レスを外部から指定できる割込み構造を有する組み込み
型のプロセッサをデータ処理ユニットとして提供するこ
とができ、従来では、必要であれば、遷移先アドレスを
ソフトウェアで書き換えながら割込み対応可能としてい
たものに対し、本発明のデータ処理ユニットにおいては
割込み信号と同時に遷移先がダイナミックに変更あるい
は指定することが可能となる。したがって、遷移先アド
レスを指定できる同一チップ内の他の処理ユニットの要
因、すなわち外部要因の状況に応じた遷移が極めて柔軟
に行える。この効果は本発明のデータ処理ユニットおよ
び他の処理ユニットを組み込んだシステムＬＳＩ、たと
えば上述した組み込み型セミカスタムプロセッサＶＵＰ
Ｕのようなケースで、同一チップ上にプロセッサとデー
タパスユニットが存在している場合において特に顕著と
なる。

【図面の簡単な説明】

【図１】本発明にかかるデータ処理ユニット（ＰＵ）を
備えたシステムＬＳＩの概略構成を示す図である。

【図２】本例のデータ処理ユニット（ＰＵ）の概略構成
を示す図である。

【図３】図１に示すシステムＬＳＩで行われる割込み処
理の一例を示すフローチャートである。

【図４】専用データ処理ユニットを複数備えたシステム
ＬＳＩの例を示す図である。

【符号の説明】

１ システムＬＳＩ（データ処理装置） ２ データ処理ユニット（ＰＵ） ３ 専用データ処理ユニット（ＶＵ） ４ フェッチユニット ５ 実行部 ６ 命令発行部 ７ コードＲＡＭ １２ フェッチ部 １３ デコード回路 １７ 汎用レジスタ（第１の記憶手段） １８ 外部指定用レジスタ（第２の記憶手段） ２０ 出力部 ２１ セレクタ ２２ プライオリタイズ判定回路 ２５ 割込み選択回路 Ａ１〜Ａ８ 遷移先アドレス（第１の遷移先アドレス） Ｂ１ 遷移先アドレス（第２の遷移先アドレス） φ１ 割込み要求信号（第１の割込み信号） φ２ 割込み要求信号（第２の割込み信号）

Claims (7)

【特許請求の範囲】
1. 【請求項１】 割込み処理を実行可能なデータ処理ユニ
   ットであって、 このデータ処理ユニットの外部から供給される第１の割
   込み信号により遷移する第１の遷移先アドレスが格納さ
   れた第１の記憶手段と、 該データ処理ユニットと共に同一チップ上に搭載される
   他の処理ユニットから供給される第２の割込み信号によ
   り遷移する第２の遷移先アドレスが格納された第２の記
   憶手段と、 前記第１および第２の割込み信号に基づき前記第１およ
   び第２の遷移先アドレスを選択して出力する出力手段と
   を有し、 前記第２の記憶手段の第２の遷移先アドレスは前記他の
   処理ユニットから設定可能であるデータ処理ユニット。
2. 【請求項２】 請求項１において、前記出力手段は前記
   第２の割込み信号を優先することを特徴とするデータ処
   理ユニット。
3. 【請求項３】 請求項１に記載のデータ処理ユニット
   と、このデータ処理ユニットと同一チップ内に搭載され
   た少なくとも１つの前記他の処理ユニットとを有するデ
   ータ処理装置。
4. 【請求項４】 請求項３において、前記他の処理ユニッ
   トは、特定のデータ処理を行う専用データ処理ユニット
   であるデータ処理装置。
5. 【請求項５】 請求項３において、複数の前記他の処理
   ユニットを有し、それらから供給される前記第２の割込
   み信号および前記第２の記憶手段に設定される前記第２
   の遷移先アドレスを選択して前記データ処理ユニットに
   供給する割込み選択手段を有するデータ処理装置。
6. 【請求項６】 請求項３において、前記データ処理ユニ
   ットは、前記他の処理ユニットに命令を供給可能なフェ
   ッチユニットを備えているデータ処理装置。
7. 【請求項７】 データ処理ユニットの外部から第１の割
   込み信号を受信すると第１の記憶手段に設定された第１
   の遷移先アドレスを出力して第１の割込み処理を実行す
   る工程と、 このデータ処理ユニットと共に同一チップに搭載された
   他の処理ユニットから第２の割込み信号を受信すると、
   前記他の処理ユニットから第２の遷移先アドレスを設定
   可能な第２の記憶手段から前記第２の遷移先アドレスを
   出力して第２の割込み処理を実行する工程とを有するデ
   ータ処理ユニットの制御方法。