JPH09311784A

JPH09311784A - プロセッサ

Info

Publication number: JPH09311784A
Application number: JP12716396A
Authority: JP
Inventors: Tsutomu Fukatsu; 勉普勝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】より小さくし、実行速度を上げる。【解決手段】シーケンサ２０は、プログラム・カウン
タ・ユニット１２のメモリアドレス出力ＰＣＯから出力
されるアドレスにより指定されるメモリ・システム１６
内のインストラクションをメモリ入力ＩＩＮから取り込
み、そのインストラクションに従い、レジスタ・ファイ
ル１０、演算器１４、メモリ・インターフェース１８及
びプログラム・カウンタ・ユニット１２を制御する。シ
ーケンサ２０は、インストラクションの命令タイプを検
出する解読器と、その解読結果をパイプラインの各ステ
ージについて記憶する縦続接続のラッチを具備する。解
読器及び各ステージのラッチの出力は、ＩＤ＿ＴＹＰ
Ｅ，ＥＸ＿ＴＹＰＥ，ＷＢ＿ＴＹＰＥ，及びＭＢ＿ＴＹ
ＰＥとして各処理ユニット１０，１２，１４，１６に印
加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサに関
し、より具体的にはパイプライン方式で命令を処理し実
行するプロセッサに関する。

【０００２】

【従来の技術】プロセッサの高速処理技術の一つとし
て、パイプライン方式が知られている。パイプライン方
式は、プロセッサの動作を制御するプログラムの構成単
位であるインストラクション（命令）に対応する処理を
複数のステージに分割すると共に、各ステージを処理す
る１又は複数の処理資源を設け、時間的に隣接する命令
系列を異なるステージで処理資源の使用に関して競合し
ないように同時処理することで、結果的に高いスループ
ットを実現するものである。

【０００３】パイプライン方式のプロセッサで高いスル
ープットを維持するには、パイプライン・ストリームに
乱れが生じないようにインストラクションは固定長であ
ることが望ましい。

【０００４】また、インストラクション長が固定の場
合、インストラクションの各フィールドにインストラク
ションによって異なる意味を持たせることで、プログラ
ムの容量が小さく済むようにする。

【０００５】

【発明が解決しようとする課題】しかし、インストラク
ション長が固定のパイプライン方式のプロセッサでは、
従来、インストラクションの各フィールドが各ステージ
で有効かどうか、及び、各フィールドがインストラクシ
ョンのどのオペランドなのかを知る必要があり、そのた
めに、各ステージでコマンドをデコードする手段を設け
ていた。これは、ハードウェア規模の増大と実行速度の
低下を招く。

【０００６】本発明は、より小さなハードウエアでより
高速に動作するプロセッサを提示することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明では、シーケンサ
に、命令フィールドをデコードするデコード手段と、前
記デコード手段のデコード結果を、パイプラインの各ス
テージについて記憶する縦続接続された記憶手段とを設
けた。

【０００８】これにより、各ステージの処理ユニット
は、命令フィールドをデコードしなくても、命令の各フ
ィールドが有効であるか否か及び各フィールドがどう使
用されているかが分かるようになる。１ヵ所に集約する
ことにより、ハードウエアを小さくできる。各処理ステ
ージでは、命令タイプを解読する必要がなくなるので、
処理速度が速くなる。これらにより、実行速度が上が
る。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１０】図１は本発明の一実施例の概略構成ブロッ
ク図である。１０は、２つのデータ出力ＱＡ，ＱＢ、１
つのデータ入力ＤＩ、２つの読み出しアドレス入力Ｒ
Ａ，ＲＢ、１つの書き込みアドレス入力ＷＡ、書き込み
制御信号入力ＷＥ及び制御信号入力ｅｎを有するレジス
タ・ファイル（ＲＧＦ）であり、各種演算のソースとデ
スティネーションを一時記憶する。

【００１１】１２は、３つのデータ入力ＳＡ，ＳＢ，Ｄ
ｉｓｐ／ＳＤｉｓｐ、そのときの自分自身の値から得ら
れるデータを用いて得られたプログラム・アドレスを出
力するプログラム・アドレス出力ＰＣＯ，ＤＯ、及び、
そのプログラム・アドレスの算出の制御信号が入力する
制御入力ｃｎｔ，ｅｘを有するプログラム・カウンタ・
ユニット（ＰＣＵ）である。

【００１２】１４は、３つのデータ入力ＳＡ，ＳＢ，Ｉ
ＭＭ、これらから得られるデータを用いて行なわれた演
算結果を出力するデータ出力ＤＯ及びこの演算を制御す
る制御信号が入力する制御入力ｃｎｔを有する演算器
（ＡＬＵ）である。

【００１３】１６は、データ・アドレス入力ＤＡ、デー
タ入出力ＤＩＯ、インストラクション・アドレス入力Ｉ
Ａ及びインストラクション出力ＩＳＯを有し、データ及
びインストラクションを記憶するメモリ・システム（Ｍ
ＥＭ）である。メモリ・システム１６は、ＲＯＭ、ＲＡ
Ｍ及び／又は磁気ディスクと外部Ｉ／Ｏ等とからなり、
キャッシュ及び仮想記憶等の手法で階層化されて構成さ
れることもある。

【００１４】１８は、２つのデータ入力ＳＡ，ＳＢ、１
つのデータ出力ＤＯ、１つのアドレス出力ＤＡ、メモリ
・システム１６のデータ入出力ＤＩＯに接続するメモリ
入出力ＭＩＯ、外部装置とのデータ入出力のための入出
力ＥＸＴ＿ＩＯ、後述するメモリバック・ステージの制
御信号ＭＢ＿ＴＹＰＥ，ＭＢ＿ＣＮＴが入力する制御入
力ｅｎｍ，ｃｎｔｍ、及び、後述する実行ステージの制
御信号ＥＸ＿ＴＹＰＥ，ＥＸ＿ＣＮＴが入力する制御入
力ｅｎｘ，ｃｎｔｘを有するメモリ・インターフェース
である。メモリ・インターフェース１８は、制御入力ｃ
ｎｔｍ，ｃｎｔｘに入力する制御信号に従い、データ入
力ＳＡ，ＳＢに入力するデータから生成したアドレスを
アドレス出力ＤＡからメモリ・システム１６のアドレス
入力ＤＡに出力し、これにより、レジスタ・ファイル１
０とメモリ・システム１６との間のデータ転送、及び、
プロセッサ内外間のデータ転送を管理し、実行する。

【００１５】２０は、レジスタ・ファイル読み出しアド
レス出力ＲＡ，ＲＢ、レジスタ・ファイル書き込み制御
出力ＷＢ＿ＣＮＴ、レジスタ・ファイル書き込みアドレ
ス出力ＷＡ、制御出力ＩＤ＿ＣＮＴ，ＥＸ＿ＣＮＴ，Ｍ
Ｂ＿ＣＮＴ，ＩＤ＿ＴＹＰＥ，ＥＸ＿ＴＹＰＥ，ＷＢ＿
ＴＹＰＥ，ＭＢ＿ＴＹＰＥ、データ出力Ｄｉｓｐ／ＳＤ
ｉｓｐ，ＥＸ＿ＩＭＭ、データ入力ＤＩ、メモリ入力Ｉ
ＩＮ、及びデータ出力ＤＯを有し、プログラム・カウン
タ・ユニット１２のメモリアドレス出力ＰＣＯから出力
されるアドレスにより指定されるメモリ・システム１６
内のインストラクションをメモリ入力ＩＩＮから取り込
み、そのインストラクションに従い、レジスタ・ファイ
ル１０、演算器１４、メモリ・インターフェース１８及
びプログラム・カウンタ・ユニット１２を制御するシー
ケンサである。

【００１６】レジスタ・ファイル１０のデータ出力ＱＡ
は、プログラム・カウンタ・ユニット１２、演算器１４
及びメモリ・インターフェース１８の各々のデータ入力
ＳＡ並びに、シーケンサ２０のデータ入力ＤＩに接続す
る。レジスタ・ファイル１０のデータ出力ＱＢは、プロ
グラム・カウンタ・ユニット１２、演算器１４及びメモ
リ・インターフェース１８の各々のデータ入力ＳＢに接
続する。

【００１７】演算器１４、メモリ・インターフェース１
８及びシーケンサ２０の各データ出力ＤＯは、レジスタ
・ファイル１０のデータ入力ＤＩに接続する。

【００１８】メモリ・インターフェース１８のメモリ入
出力ＭＩＯは、メモリ・システム１６のデータ入出力Ｄ
ＩＯに接続し、メモリ・インターフェース１８のアドレ
ス出力ＤＡは、メモリ・システム１６のデータ・アドレ
ス入力ＤＡに接続する。

【００１９】プログラム・カウンタ・ユニット１２のメ
モリ・アドレス出力ＰＣＯは、メモリ・システム１６の
インストラクション・アドレス入力ＩＡに接続する。

【００２０】シーケンサ２０のインストラクション入力
ＩＩＮは、メモリ・システム１６のインストラクション
出力ＩＳＯに接続する。シーケンサ２０のレジスタ・フ
ァイル読み出しアドレス出力ＲＡ，ＲＢ、レジスタ・フ
ァイル書き込み制御出力ＷＢ＿ＣＮＴ及びレジスタ・フ
ァイル書き込みアドレス出力ＷＡはそれぞれ、レジスタ
・ファイル１０の読み出しアドレス入力ＲＡ，ＲＢ、書
き込み制御入力ＷＥ、書き込みアドレス入力ＷＡに接続
する。

【００２１】シーケンサ２０の演算器制御出力ＩＤ＿Ｃ
ＮＴ，ＩＤ＿ＴＹＰＥはそれぞれ、プログラム・カウン
タ・ユニット１２の制御入力ｃｎｔ，ｅｎに接続する。

【００２２】シーケンサ２０の演算器制御出力ＥＸ＿Ｃ
ＮＴ，ＥＸ＿ＴＹＰＥはそれぞれ、演算器１４の制御入
力ｃｎｔ，ｅｎ及びメモリ・インターフェース１８の制
御入力ｃｎｔｘ，ｅｎｘに接続する。シーケンサ２０の
演算器制御出力ＭＢ＿ＣＮＴ，ＭＢ＿ＹＰＥはそれぞ
れ、メモリ・インターフェース１８の制御入力ｃｎｔ
ｍ，ｅｎｍに接続する。

【００２３】図２は、シーケンサ２０の概略構成ブロッ
ク図を示す。３０〜７８は、データ入力、データ出力及
び制御入力を具備するラッチ、８０は内部状態と外部か
らの入力とによって出力が決定されるシーケンシャル・
ステート・マシーン（ＳＳＭ）、８２は、コマンド・タ
イプを解読するコマンド・タイプ解読器、８４，８６，
８８は、データ選択制御信号に応じて２つの入力の一方
を選択して出力する選択器である。

【００２４】外部インストラクション入力ＩＩＮは、ラ
ッチ３０〜４０のデータ入力に接続する。ラッチ３０〜
４０，４４〜５４，５６〜６２，６４〜７０，７８の取
り込み制御入力には、シーケンシャル・ステート・マシ
ーン８０から互いに独立の取り込み制御信号が供給され
る。

【００２５】ラッチ３０，３２の出力データは、シーケ
ンシャル・ステート・マシーン８０、コマンド・タイプ
解読器８２、ラッチ４４，４６及び外部出力ＩＤ＿ＣＮ
Ｔに供給される。ラッチ３４〜４０の出力データは、シ
ーケンシャル・ステート・マシーン８０、ラッチ４８〜
５４、外部出力Ｄｉｓｐ／ＳＤｉｓｐに供給される。コ
マンド・タイプ解読器８２の出力は、ラッチ４２、シー
ケンシャル・ステート・マシーン８０及び外部出力ＩＤ
＿ＴＹＰＥに供給される。ラッチ３６，３８の出力デー
タはそれぞれ、レジスタ・ファイル読み出しアドレス出
力ＲＡ，ＲＢにも供給される。

【００２６】ラッチ４２の出力データは、シーケンシャ
ル・ステート・マシーン８０、ラッチ５６及び外部出力
ＥＸ＿ＴＹＰＥに供給される。ラッチ４４，４６の出力
データは、シーケンシャル・ステート・マシーン８０、
ラッチ５８，６０及び外部出力ＥＸ＿ＣＮＴに供給され
る。ラッチ４８の出力データは、シーケンシャル・ステ
ート・マシーン８０及びラッチ６２に供給される。ラッ
チ５０の出力データは、シーケンシャル・ステート・マ
シーン８０に供給される。ラッチ５２，５４の出力デー
タは、シーケンシャル・ステート・マシーン８０及びデ
ータ出力ＥＸ＿ＩＭＭに供給される。

【００２７】ラッチ５６の出力データは、シーケンシャ
ル・ステート・マシーン８０、ラッチ６４及び選択器８
８の一方の入力に供給される。ラッチ５８，６０の出力
データは、シーケンシャル・ステート・マシーン８０、
ラッチ６６，６８及び選択器８４の一方の入力に供給さ
れる。

【００２８】ラッチ６４の出力データは、シーケンシャ
ル・ステート・マシーン８０、ラッチ７２及び外部出力
ＭＢ＿ＴＹＰＥに供給される。ラッチ６６，６８の出力
データは、シーケンシャル・ステート・マシーン８０、
ラッチ７４，７６及び外部出力ＭＢ＿ＣＮＴに供給され
る。ラッチ７０の出力データは、シーケンシャル・ステ
ート・マシーン８０及びラッチ７８に供給される。

【００２９】ラッチ７２の出力データ、シーケンシャル
・ステート・マシーン８０、選択器８８のもう一方の入
力に供給される。ラッチ７４，７６の出力データは、シ
ーケンシャル・ステート・マシーン８０及び選択器８４
のもう一方の入力に供給される。ラッチ７８の出力デー
タは、選択器８６の一方の入力に供給される。

【００３０】選択器８４，８６，８８の制御入力には、
シーケンシャル・ステート・マシーン８０から制御信号
が供給される。選択器８４の出力はレジスタ・ファイル
書き込み制御出力ＷＢ＿ＣＮＴになり、選択器８６の出
力はレジスタ・ファイル書き込みアドレス出力ＷＡにな
る。選択器８８の出力は制御出力ＷＢ＿ＴＹＰＥにな
る。

【００３１】データ入力ＤＩ及びデータ出力ＤＯは、シ
ーケンシャル・ステート・マシーン８０に接続する。

【００３２】次に、本実施例の動作を説明する。本実施
例のプロセッサを動作させる命令は、１回の取り込みで
１命令の全てがシーケンサ２０に取り込みできるように
なっている。図３は、本実施例のインストラクションの
基本構成を示す。本実施例の命令セットは、ＬＳ型命
令、Ｉ型命令、Ｒ型命令、Ｒｓ型命令、Ｊ型命令、Ｂ型
命令及びＮ型命令からなる。

【００３３】ＬＳ型命令には、ソース・レジスタＳＲ０
の値と即値ＩＭＭから生成されたメモリ・アドレスに対
してデスティネーション・レジスタＤＳＴの内容を書き
込むストア命令と、ソース・レジスタＳＲ０の値と即値
ＩＭＭから生成されたメモリ・アドレスに記憶されるデ
ータをデスティネーション・レジスタＤＳＴに書き込む
ロード命令がある。

【００３４】Ｉ型命令は即値演算命令であり、ソース・
レジスタＳＲ０の値と即値ＩＭＭとの間の演算結果をデ
スティネーション・レジスタＤＳＴレジスタに書き込
む。

【００３５】また、Ｒ型命令は、ソース・レジスタＳＲ
０，ＳＲ１の値を演算した結果をデスティネーション・
レジスタＤＳＴに書き込む命令である。Ｒｓ型命令は、
ソース・レジスタＳＲ０の値を処理して得られた結果を
デスティネーション・レジスタＤＳＴに書き込む命令で
ある。Ｊ型命令は、Ｄｉｓｐから次に実行すべき命令の
アドレスを生成する命令である。Ｂ型命令は、ソース・
レジスタＳＲ０の内容とＳＤｉｓｐに従い次に実行すべ
き命令のアドレスを生成する命令である。Ｎ型命令は、
オペランドを必要としない命令である。

【００３６】本実施例では、各インストラクションに対
応する処理は複数のステージに分割され、時間的に隣接
する命令系列が異なるステージでオーバーラップして処
理される。即ち、パイプライン方式になっている。各ス
テージを実行する資源の占有状況及びデータ依存関係に
応じて、複数の命令を並列実行することができ、処理結
果に矛盾が生じない限り実行可能な命令から実行され
る。

【００３７】パイプラインは、命令取り込み（ＩＦ）ス
テージ、命令デコード（ＩＤ）ステージ、実行（ＥＸ）
ステージ、ライトバック（ＷＢ）ステージ、メモリバッ
ク（ＭＢ）ステージ、及びロードバック（ＬＢ）ステー
ジからなる。以下に各ステージを説明する。

【００３８】命令取り込みステージでは、シーケンサ２
０のアドレス出力ＰＣＯから出力されたアドレスの内容
が、メモリ・システム１６のインストラクション出力Ｉ
ＳＯからシーケンサ・インストラクション入力ＩＩＮへ
供給される。これにより、実行すべき命令がシーケンサ
２０に取り込まれる。

【００３９】命令デコード・ステージでは、シーケンサ
２０は、命令取り込みステージで取り込まれた命令をデ
コードし、その命令の実行に必要なオペランドをレジス
タ・ファイル１０等から読み込む。デコードされた命令
が分岐命令であるときには、次の命令アドレスが生成さ
れる。

【００４０】実行（ＥＸ）ステージでは、必要なオペラ
ンドがレジスタ・ファイル１０（のデータ出力ＱＡ，Ｑ
Ｂ）から出力されると、シーケンサ２０は、演算器１４
及びメモリ・インターフェース１８等の中から命令の実
行に必要なユニットを選択して、その命令の実行を制御
する。ロード／ストア命令の時は、ロード／ストア・ア
ドレスを発生する。

【００４１】ライトバック（ＷＢ）ステージでは、演算
器１４及び／又はメモリ・インターフェース１８で命令
の実行が終了すると、得られた処理結果がレジスタ・フ
ァイル１０に格納される。ストア命令の時は、メモリ・
システム１６へのデータの書き込みが行なわれ、ロード
命令の時は、メモリ・システム１６からデータの読み出
しが行なわれる。

【００４２】メモリバック（ＭＢ）ステージでは、ロー
ド命令の時にメモリ・インターフェース１８からデータ
が読み出される。

【００４３】ロードバック（ＬＢ）ステージでは、ロー
ド命令の時にロード・データがレジスタ・ファイル１０
にライトバックされる。

【００４４】シーケンサ２０の各命令を記憶するラッチ
３０〜４０，４４〜５４，５８〜６２；６６〜７０，７
４〜７８は、以上の各ステージの各動作を制御できるよ
うに、インストラクションの各フィールド毎に縦続接続
されている。

【００４５】このような命令実行シーケンスを有するプ
ロセッサでは、パイプラインのステージによって必要な
命令フィールドとその用途が異なる。

【００４６】例えば、ロード（ＬＳ型）命令について
は、次のようになる。即ち、ＩＤステージで、アドレス
生成ソース呼び出しのためのＳＲＡ＿ＩＤ（ＩＤＦＬ
Ｄ３）、ＥＸステージで、アドレス生成のためのＣＭＤ
＿ＥＸ（ＥＸＦＬＤ０，１），ＩＭＭ＿ＥＸ（ＥＸ
ＦＬＤ４，５）、ＷＢステージで、メモリ制御のための
ＣＭＤ＿ＷＢ（ＷＢＦＬＤ０，１）、ＬＢステージ
で、ライトバックのためのＤＳＴ＿ＬＢ（ＬＢＦＬＤ
２，）となる。

【００４７】Ｊ型命令では、ＩＤステージで、次実行命
令アドレス生成のためのＤＳＰ＿ＩＤ（ＩＤＦＬＤ
２，３，４，５）となる。

【００４８】Ｒ型命令では、ＩＤステージで、演算ソー
ス呼び出しのためのＳＲＡ＿ＩＤ（ＩＤＦＬＤ３），
ＳＲＢ＿ＩＤ（ＩＤＦＬＤ４）、ＥＸステージで、演
算のためのＣＭＤ＿ＥＸ（ＥＸＦＬＤ０，１）、ＷＢ
ステージで、ライトバックのためのＤＳＴ＿ＷＢ（ＷＢ
ＦＬＤ２）となる。

【００４９】従って、各ステージにおいてコマンドを解
読しないと、各ステージの各フィールドが有効か否か及
び各フィールドがインストラクションのどのオペランド
なのかが判明しない。コマンド解読のための手段を各ス
テージに設けると、ハードウェアの規模が増大し、実行
速度の低下を招く。本実施例では、演算実行のために必
要なパイプラインのステージを形成する記憶手段、即
ち、ラッチ３０〜４０，４４〜５４，５８〜６２，６６
〜７０，７４〜７８に加えて、ＩＤステージの命令フィ
ールドを解読結果を各ステージに転送するパイプライン
・ストリーム、即ち、ラッチ４２，５６，６４，７２を
設けた。これにより、レジスタ・ファイル１０、プログ
ラム・カウンタ・ユニット１２、演算器１４及びメモリ
・インターフェース１８は、各ステージで命令フィール
ドをデコードしなくても、各命令フィールドが有効か否
か及び各命令フィールドがどう使用されているかを知る
ことが出来る。

【００５０】例えば、Ｊ型命令がパイプライン・ストリ
ームを流れるとき、コマンド・タイプ解読器８２は、対
象の命令がＪ型であることを示す信号を出力する。コマ
ンド・タイプ解読器８２の出力は、ＩＤ＿ＴＹＰＥとし
てプログラム・カウンタ・ユニット１２に供給される。
これにより、プログラム・カウンタ・ユニット１２は、
内部のプログラム・カウンタの保持値をＤｉｓｐ／ＳＤ
ｉｓｐ入力等を利用して更新する。その他の型のときに
は、プログラム・カウンタ・ユニット１２は、内部のプ
ログラム・カウンタの保持値を単調増加する。

【００５１】また、Ｒ型命令がパイプライン・ストリー
ムを流れるときには、コマンド・タイプ解読器８２は、
対象の命令がＲ型であることを示す信号を出力する。コ
マンド・タイプ解読器８２の出力は、ＩＤ＿ＴＹＰＥか
ら出力される。このとき、レジスタ・ファイル１０は、
アドレス入力ＲＡ，ＲＢに入力する読み出しアドレスＲ
Ａ，ＲＢに格納されるソース・オペランドをデータ出力
ＱＡ，ＱＢから出力する。次のＥＸステージでは、ラッ
チ４２の出力ＥＸ＿ＴＹＰＥが、Ｒ型命令を示す信号に
なる。これによって演算器１４は活性化され、制御入力
ｃｎｔに入力する制御信号に従い入力信号を演算処理す
る。ＷＢステージでは、ラッチ５６の出力が選択器８８
を介してＷＢ＿ＴＹＰＥとして出力され、これに応じて
レジスタ・ファイル１０が活性化され、演算結果が、デ
スティネーション（選択器８６から出力される書き込み
アドレスＷＡによってアドレスされるレジスタ・ファイ
ル１０のレジスタ）にライトバックされる。

【００５２】ＬＳ型命令がパイプライン・ストリームを
流れるとき、コマンド・タイプ解読器８２は、対象の命
令がＬＳ型であることを示す信号を出力する。このと
き、レジスタ・ファイル１０は、アドレス入力ＲＡに入
力する読み出しアドレスＲＡによってアドレスされたソ
ース・オペランドをデータ出力ＱＡから出力する。次の
ＥＸステージでは、ラッチ４２がＬＳ命令を示す信号を
保持し、その出力がＥＸ＿ＴＹＰＥとして出力される。
これによりメモリ・インターフェース１８は活性化さ
れ、制御入力ｃｎｔｘに入力する制御信号ＥＸ＿ＣＮＴ
に従い入力信号を用いたアドレス生成演算を実行する。
ＬＳ型命令が発行された後、ＷＢステージでは、メモリ
・システム１６とメモリ・インターフェース１８との間
でデータが遣り取りされる。ＭＢステージでは、ＭＢ＿
ＴＹＰＥ（ここでは、ＬＳ型命令を示す信号）に応じ
て、メモリ・インターフェース１８はそのデータ出力Ｄ
Ｏからロード・データを出力する。ＬＢステージでは、
選択器８８から出力されるＷＢ＿ＴＹＰＥ（ここでは、
ＬＳ型命令を示す信号）に応じて、レジスタ・ファイル
１０は活性化され、ロード・データが、選択器８６から
出力される書き込みアドレスＷＡによってアドレスされ
るレジスタ・ファイル１０のデスティネーションにライ
トバックされる。

【００５３】図４は、本実施例のプロセッサを使用する
ディジタル映像記録再生装置の概略構成ブロック図を示
す。１１０は、変換・逆変換、圧縮・伸長、誤り検出訂
正符号化・復号化及び変調・復調の各処理を実行する演
算処理装置、１１２は、演算処理装置１１０により処理
された映像・音声情報を不図示の磁気記録系へ変換する
電磁変換系、１１４は、演算処理装置１１０における処
理のために映像音声情報を記憶するメモリ、１１６は他
の構成要素を制御する制御回路、１１８は制御回路１１
６で必要とする情報を記憶するメモリである。

【００５４】１２０は、比較的低速のデータを転送する
データ・インターフェース、１２２は、主に演算処理装
置１１０とメモリ１１４の間で高速にデータを転送する
データ・インターフェース、１２４は、図示しない記憶
媒体制御系等との間でデータを転送するデータ・インタ
ーフェース、１２６は、メモリ１１８、データ・インタ
ーフェース１２０、データ・インターフェース１２４を
制御回路１１６の記憶空間としてマッピングするメモリ
・マネジメント・ユニット（ＭＭＵ）である。

【００５５】１２８は映像入力端子、１３０は映像出力
端子であり、共に演算処理装置１１０に接続する。１３
２は音声入力端子、１３４は音声出力端子であり、とも
にデータ・インターフェース１２０に接続する。１３６
は図示しない記憶媒体制御系等を接続する外部入出力端
子であり、データ・インターフェース１２４に接続す
る。

【００５６】映像入力端子１２８に入力するディジタル
映像信号データは、演算処理装置１１０に印加される。
演算処理装置１１０は、高速データ・インターフェース
１２２を介して接続するメモリ１１４を使用して、映像
入力端子１２８からのディジタル映像信号データに、シ
ャッフリング、ＤＣＴなどのデータ変換、ハフマン符号
化等の圧縮処理及びリードソロモン符号化等の誤り検出
訂正符号化を施される。

【００５７】また、音声入力端子１３２に入力する音声
データは、データ・インターフェース１２０に印加され
る。データ・インターフェース１２０がＭＭＵ１２６を
経由して制御回路１１６の記憶空間の一部にマッピング
されているので、音声入力端子１３２からの音声データ
は、制御回路１１６がデータ取り込み命令をその記憶空
間に対して実行することにより、制御回路１１６に取り
込まれる。制御回路１１６は、入力した音声データにフ
ェード処理等を施した後、ＭＭＵ１２６を経由してデー
タ・インターフェース１２０の、データ・インターフェ
ース１２２によりアクセス可能な箇所にストアする。

【００５８】その後、音声データはデータ・インターフ
ェース１２０からデータ・インターフェース１２２に転
送され、メモリ１１４に書き込まれる。メモリ１１４へ
の書き込みの際、時系列的に隣接する音声データは、メ
モリ１１４のメモリ空間上、異なった場所に書き込ま
れ、これにより、シャッフリングされる。メモリ１１４
にシャッフリングされて書き込まれた音声データは、読
み出され、演算処理装置１１０により誤り検出訂正符号
化される。

【００５９】演算処理装置は、このように誤り検出訂正
符号化された映像データ及び音声データにビタビ符号等
の変調処理を施し、電磁変換系１１２を介して図示しな
い記録再生系に供給する。このようにして、記録再生系
で映像と音声が記録される。

【００６０】図示しない記録再生系に記録された信号
は、再生時には、電磁変換系１１２を介して演算処理装
置１１０に供給される。演算処理装置１１０は、電磁変
換系１１２からの再生信号を復調処理し、その後、映像
情報については、誤り検出訂正処理、伸長処理、データ
逆変換処理及び補間処理等を施して、映像出力端子１３
０に出力し、音声情報については、誤り検出訂正処理
し、データ・インターフェース１２２を介してデータ・
インターフェース１２０に供給する。データ・インター
フェース１２０に供給された音声データは、制御回路１
１６がＭＭＵ１２６に該当する記憶空間へのロード命令
を発行することで、制御回路１１６に取り込まれる。こ
の際、記録時のシャッフリングを戻すデシャッフリング
が行なわれる。デシャッフリングにより時系列的にも復
元された音声データは、補間処理及びフェード処理等を
施され、データ・インターフェース１２０の音声出力記
憶空間にストアされ、音声出力端子１３４からから出力
される。

【００６１】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、回路規模の小さい高速なパイプラ
イン・プロセッサを実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成ブロック図であ
る。

【図２】シーケンサ２０の概略構成ブロック図であ
る。

【図３】インストラクションの基本構成を示す図であ
る。

【図４】本実施例のプロセッサを使用したディジタル
記録再生装置の概略構成ブロック図である。

【符号の説明】

１０：レジスタ・ファイル（ＲＧＦ）１２：プログラム・カウンタ・ユニット（ＰＣＵ）１４：演算器（ＡＬＵ）１６：メモリ・システム（ＭＥＭ）１８：メモリ・インターフェース２０：シーケンサ３０〜７８：ラッチ８０：シーケンシャル・ステート・マシーン（ＳＳＭ）８２：コマンド・タイプ解読器８４，８６，８８：選択器１１０：演算処理装置１１２：電磁変換系１１４：メモリ１１６：制御回路１１８：メモリ１２０：データ・インターフェース１２２：データ・インターフェース１２４：データ・インターフェース１２６：メモリ・マネジメント・ユニット（ＭＭＵ）１２８：映像入力端子１３０：映像出力端子１３２：音声入力端子１３４：音声出力端子１３６：外部入出力端子

Claims

【特許請求の範囲】

【請求項１】複数のフィールドで構成され、前記フィ
ールドのうち特定フィールドのデータ内容によって他の
フィールドの表わす意味が異なるインストラクションに
従って動作するプロセッサであって、前記特定フィール
ドをデコードするデコード手段と、前記デコード手段の
出力を記憶すべく縦続接続された記憶手段とを有するこ
とを特徴とするプロセッサ。
【請求項２】複数のフィールドで構成され、前記フィ
ールドのうち特定フィールドのデータ内容によって他の
フィールドの表わす意味が異なるインストラクションに
従って動作するパイプライン方式のプロセッサであっ
て、パイプラインの各ステージを制御管理するシーケン
サが、インストラクションに対応する処理を複数のステ
ージに分割され時間的に隣接する命令系列が異なるステ
ージでオーバーラップして処理するようになっており、
前記シーケンサが、前記インストラクションを複数のス
テージで実行するための縦続接続された第１の記憶手段
と、命令フィールドをデコードするデコード手段と、前
記デコード手段の出力を記憶する縦続接続された第２の
記憶手段とを有することを特徴とするプロセッサ。
【請求項３】局所的な第１の記憶手段と、次に実行するプログラムアドレスを発生するプログラム
・カウンタ・ユニットと、前記第１の記憶手段から出力されるデータを用いて演算
を行なう演算手段と、キャッシュ及び仮想記憶等の手法で階層化されて構成さ
れることもあるデータ及びインストラクションを記憶す
るメモリ・システムと、前記第１の記憶手段と前記メモリ・システムとの間でデ
ータを転送するメモリ・インターフェースと、前記プログラム・カウンタ・ユニットのメモリ・アドレ
ス出力から出力されるアドレスのメモリ・システム内の
インストラクションをメモリ入力から取り込み、そのイ
ンストラクションに従い、前記第１の記憶手段、演算手
段、メモリ・インターフェース及びプログラム・カウン
タ・ユニットを制御するシーケンサとからなり、複数の
フィールドで構成され、前記フィールドのうち特定フィ
ールドのデータ内容によって他のフィールドの表わす意
味が異なるインストラクションに従って動作するプロセ
ッサであって、前記シーケンサは、インストラクションに対応する処理
を複数のステージに分割され時間的に隣接する命令系列
が異なるステージでオーバーラップして処理するように
なっており、前記シーケンサは、インストラクションを複数のステー
ジで実行する縦続接続された第２の記憶手段と、前記第
２の記憶手段の状態とそのときの自身の内部状態から前
記第２の記憶手段のデータを次段へ転送するか保持する
か決定するステート・マシーンと、演算実行のために必
要なパイプラインのステージを形成する第３の記憶手段
と、命令フィールドをデコードするデコード手段と、前
記デコード手段の出力を記憶する縦続接続された第４の
記憶手段を有することを特徴とするプロセッサ。
【請求項４】パイプラインの各ステージを実行する処
理ユニットと、当該処理ユニットを制御するシーケンサ
とを具備し、パイプライン方式で動作するプロセッサで
あって、当該シーケンサが、インストラクションのタイ
プを解読するタイプ・デコーダと、パイプラインの各ス
テージについて当該タイプ・デコーダの解読結果を記憶
する記憶手段とを具備することを特徴とするプロセッ
サ。