JPH04167168A - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
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- JPH04167168A JPH04167168A JP2296080A JP29608090A JPH04167168A JP H04167168 A JPH04167168 A JP H04167168A JP 2296080 A JP2296080 A JP 2296080A JP 29608090 A JP29608090 A JP 29608090A JP H04167168 A JPH04167168 A JP H04167168A
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- 238000009825 accumulation Methods 0.000 claims abstract description 18
- 239000000470 constituent Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000003044 adaptive effect Effects 0.000 description 4
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003672 processing method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサに関し、特に動画像の圧縮
伸領処理に適した信号処理プロセッサに関する。
伸領処理に適した信号処理プロセッサに関する。
動画像の符号化による高能率圧縮の手法として、動き補
償処理とＤＣＴ （離散的コサイン変換）処理がある。
償処理とＤＣＴ （離散的コサイン変換）処理がある。
一般に、動画像の圧縮処理方法は、連続するフレームに
高い相関があることを利用し、その差分を情報として送
るものである。
高い相関があることを利用し、その差分を情報として送
るものである。
さらに、帯域圧縮率を上げるために動き処理があり、こ
れは、前画面との差分をとるのに先立ち、画面内の物体
の動きを検出し、移動量を符号化して送り、その後差分
をとるというものである。
れは、前画面との差分をとるのに先立ち、画面内の物体
の動きを検出し、移動量を符号化して送り、その後差分
をとるというものである。
ＤＣＴ処理は、画像を周波数成分に変換することを利用
した効率的な符号化技術である。
した効率的な符号化技術である。
才な、連続するフレーム間に相関がない場合に対応する
ため、フレーム内フレーム間適応予測が導入される。
ため、フレーム内フレーム間適応予測が導入される。
これらの一連の処理手法が画像符号化方式のベースであ
る。
る。
以下に各処理に必要な基本演算式を（１）〜（３）式に
て示す。
て示す。
動き補償処理 Σ１ｘ」−ｙｋｌ・・・・・・・・・・
・・（１）ＤＣＴ処理 ΣＸｊ’１ｍ・・・・・・・
・・・・・・・・・・・・・・（２）フレーム内フレー
ム間適応予測 Σ（ＸＪ ３’ｋ）２・・・・・・・・・（３）ここ
で、Ｘ、は現フレームの画素データ、’ｙｒｋは前フレ
ームの画素データをそれぞれ示す。
・・（１）ＤＣＴ処理 ΣＸｊ’１ｍ・・・・・・・
・・・・・・・・・・・・・・（２）フレーム内フレー
ム間適応予測 Σ（ＸＪ ３’ｋ）２・・・・・・・・・（３）ここ
で、Ｘ、は現フレームの画素データ、’ｙｒｋは前フレ
ームの画素データをそれぞれ示す。
また、ＤＣＴの高速処理手法としてＦＣＴ （高速コサ
イン変換）があり、第６図に示すようなバタフライ演算
を基本演算としている。
イン変換）があり、第６図に示すようなバタフライ演算
を基本演算としている。
以上のように動画像処理を行なうためには、フレーム間
ごとの情報を、前述の基本演算にしたがってプロセッサ
で演算し、処理する必要がある。
ごとの情報を、前述の基本演算にしたがってプロセッサ
で演算し、処理する必要がある。
従来の信号処理プロセッサの一例を第４図に示す。
第４図において、従来の信号処理プロセッサは、データ
メモリ４と、乗算器５と、シフトレジスタ６と、算術演
算器７と、累算器８と、レジスタ９と、パラレル論理ユ
ニット１０と、プログラムメモリ１１と、選択回路１２
〜１４と、データバス１５．１６とから構成されていた
。
メモリ４と、乗算器５と、シフトレジスタ６と、算術演
算器７と、累算器８と、レジスタ９と、パラレル論理ユ
ニット１０と、プログラムメモリ１１と、選択回路１２
〜１４と、データバス１５．１６とから構成されていた
。
選択回路１２はデータバス１６またはデータバス１５の
いずれかを選択する。
いずれかを選択する。
選択回路１３は乗算器５の出力または累算器８の出力の
いずれかを選択する。
いずれかを選択する。
次に、従来の信号処理プロセッサの動作について説明す
る。
る。
まず、データバス１６と、選択回路１２とから、それぞ
れ、乗算器５にデータが入力され、両人力が乗算される
。
れ、乗算器５にデータが入力され、両人力が乗算される
。
次に、累算器８の出力と、選択回路１３の出力とが算術
演算器７に入力され、両人力の演算が行なわれる。
演算器７に入力され、両人力の演算が行なわれる。
演算結果は累算器８に入力される。
累算器８の出力は、データバス１６に出力され、さらに
、算術演算器７の入力および選択回路１３に入力される
。
、算術演算器７の入力および選択回路１３に入力される
。
また、上述の一連の動作とは独立して、次の演算を実行
できる。
できる。
レジスタ９には、データメモリ４からの１演算分のデー
タが格納されている。
タが格納されている。
選択回路１４はレジスタ９の内容またはプログラムメモ
リ１１の内容をデータバス１５を介して選択する。
リ１１の内容をデータバス１５を介して選択する。
パラレル論理ユニット１０は、選択回路１４の出力と、
データメモリ４の内容をデータバス１６を介してデータ
メモリ４に出力する。
データメモリ４の内容をデータバス１６を介してデータ
メモリ４に出力する。
以上の処理を繰返すことにより、所要の画像処理演算が
実行できる。
実行できる。
次に、従来の信号処理プロセッサの第二の例を第５図に
示す。
示す。
第５図において、従来の第二の例の信号処理プロセッサ
は、データメモリ４と、乗算器５と、算術演算器７と、
累算器８と、レジスタ９と、バレルシフタ１７と、シフ
タ１８と、ｘ、ｙ、ｚの３つのバスからなるデータバス
１９とから構成されていた。
は、データメモリ４と、乗算器５と、算術演算器７と、
累算器８と、レジスタ９と、バレルシフタ１７と、シフ
タ１８と、ｘ、ｙ、ｚの３つのバスからなるデータバス
１９とから構成されていた。
次に、従来の第二の例の信号処理プロセッサの動作につ
いて説明する。
いて説明する。
まず、データメモリ４のデータはデータバス１９のＸバ
スとＹバスを介して、バレルシフタ１７と、算術演算器
７と、乗算器５の各々に入力され、演算される。
スとＹバスを介して、バレルシフタ１７と、算術演算器
７と、乗算器５の各々に入力され、演算される。
演算結果は、レジスタ９に格納される。
レジスタ９の内容は、シフタ１８を介して、累算器８ま
たはデータバス１９のＺバスに入力される。
たはデータバス１９のＺバスに入力される。
この一連の演算は、累算器８とバレルシフタ１７、累算
器８と算術演算器７、あるいは、累算器８と乗算器５の
組合わせで１命令中に同時に動作させることができる。
器８と算術演算器７、あるいは、累算器８と乗算器５の
組合わせで１命令中に同時に動作させることができる。
上述した従来の信号処理プロセッサは、演算のステップ
数が多いという欠点があった。
数が多いという欠点があった。
たとえば、従来の第一の例では、動き補償処理やフレー
ム内フレーム間適応予測演算を、一つの命令で実行でき
ないという欠点があった。
ム内フレーム間適応予測演算を、一つの命令で実行でき
ないという欠点があった。
また、従来の第二の例では、演算結果を演算するたびに
、データメモリに書戻しているので、バタフライ演算時
の演算に要するステップ数がメモリからデータをアクセ
スする分、余計にかかるという欠点があった。
、データメモリに書戻しているので、バタフライ演算時
の演算に要するステップ数がメモリからデータをアクセ
スする分、余計にかかるという欠点があった。
本発明の信号処理プロセッサは、演算命令を格納する命
令メモリと、 前記命令メモリから読出した演算命令を復号する命令デ
コーダ回路と、 前記命令デコーダ回路で復号された復号演算命令にした
がって演算を実行する演算回路と、前記演算回路で演算
対象データおよび演算結果データをそれぞれ格納し、前
記演算回路との間で前記演算対象および演算結果データ
の入出力を行なうデータメモリとを有するものである。
令メモリと、 前記命令メモリから読出した演算命令を復号する命令デ
コーダ回路と、 前記命令デコーダ回路で復号された復号演算命令にした
がって演算を実行する演算回路と、前記演算回路で演算
対象データおよび演算結果データをそれぞれ格納し、前
記演算回路との間で前記演算対象および演算結果データ
の入出力を行なうデータメモリとを有するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第一の実施例を示すブロック図であ
る。
る。
第１図において、本発明の信号処理プロセッサは、演算
命令を格納する命令メモリ１と、命令メモリ１から読出
した演算命令を復号する命令デコーダ２と、命令デコー
ダ２で復号された復号演算命令にしたがって演算を実行
する演算ブロック３と、演算対象および演算結果データ
の入出力を行なうデータメモリ４とから構成されている
。
命令を格納する命令メモリ１と、命令メモリ１から読出
した演算命令を復号する命令デコーダ２と、命令デコー
ダ２で復号された復号演算命令にしたがって演算を実行
する演算ブロック３と、演算対象および演算結果データ
の入出力を行なうデータメモリ４とから構成されている
。
第２図に、演算ブロック３の構成を示す。
第２図において、本実施例の演算ブロック３は、周知の
マルチボート形で複数のレジスタから構成される汎用レ
ジスタ３１と、命令デコーダからの演算命令により汎用
レジスタ３１の各構成レジスタをアドレスするアドレス
デコーダ３２と、算術論理演算を実行する算術演算ユニ
ット３３と、乗算および累算を実行する乗累算ユニット
３４と、入力バス３５．３６と、出力パス３７．３８と
から構成されている。
マルチボート形で複数のレジスタから構成される汎用レ
ジスタ３１と、命令デコーダからの演算命令により汎用
レジスタ３１の各構成レジスタをアドレスするアドレス
デコーダ３２と、算術論理演算を実行する算術演算ユニ
ット３３と、乗算および累算を実行する乗累算ユニット
３４と、入力バス３５．３６と、出力パス３７．３８と
から構成されている。
次に、本実施例の動作について説明する。
命令メモリ１から命令デコーダ２に転送された命令は演
算ブロック３に入力される。
算ブロック３に入力される。
演算ブロック３は、デコードされた命令にしたかって、
所要の演算を行なう。
所要の演算を行なう。
また、デコードされた命令によって、演算ブロック３は
、データメモリの出力ＭＯを介して、データメモリ４か
らデータ入力する。
、データメモリの出力ＭＯを介して、データメモリ４か
らデータ入力する。
あるいは、演算ブロック３は、データメモリの入力ＭＩ
を介してデータメモリ４へのデータ出力を行なう。
を介してデータメモリ４へのデータ出力を行なう。
次に、演算実行時について説明する。
演算に必要なデータは、汎用レジスタ３１から入力バス
３５を経由して算術演算ユニット３３に、また、入力バ
ス３６を経由して乗累算ユニット３４にそれぞれ入力さ
れ演算される。
３５を経由して算術演算ユニット３３に、また、入力バ
ス３６を経由して乗累算ユニット３４にそれぞれ入力さ
れ演算される。
演算結果は、算術演算ユニット３３から出力バス３７を
経由して、また、乗累算ユニット３４から出力パス３８
を経由してそれぞれ汎用レジスタ３１に入力される。
経由して、また、乗累算ユニット３４から出力パス３８
を経由してそれぞれ汎用レジスタ３１に入力される。
ここで、汎用レジスタ３１は、前述のように、複数の入
出力ボートを持つマルチボート形であるので、算術演算
ユニット３３と乗累算ユニット３４とが同時に別々のレ
ジスタ入出力ボートをアクセスできる。
出力ボートを持つマルチボート形であるので、算術演算
ユニット３３と乗累算ユニット３４とが同時に別々のレ
ジスタ入出力ボートをアクセスできる。
次に、本発明の第二の実施例について説明する。
前述の第一の実施例との相違点は、第１図のブロック図
における演算ブロック３の構成である。
における演算ブロック３の構成である。
第３図は、本発明の第二の実施例を示す演算ブロック３
のブロック図である。
のブロック図である。
第３図において、本実施例の信号処理プロセッサの演算
ブロック３は、マルチポート形の汎用レジスタ４１と、
汎用レジスタ４１のアドレスデコーダ４２と、データの
全構成ビットを転送する並列シフトレジスタであるバレ
ルシフタ４４と、２つの算術演算ユニット４５．４６と
、乗累算ユニット４７とからなる算術演算ユニット４３
と、４つの入力バス４８〜５１と、３つの出力パス５２
〜５４とから構成されている。
ブロック３は、マルチポート形の汎用レジスタ４１と、
汎用レジスタ４１のアドレスデコーダ４２と、データの
全構成ビットを転送する並列シフトレジスタであるバレ
ルシフタ４４と、２つの算術演算ユニット４５．４６と
、乗累算ユニット４７とからなる算術演算ユニット４３
と、４つの入力バス４８〜５１と、３つの出力パス５２
〜５４とから構成されている。
次に、本実施例の動作について説明する。
まず、第１図の命令メモリ１から命令デコーダ２に転送
された命令は、デコードされ、第３図に示す命令デコー
ドレジスタ２１に格納される。
された命令は、デコードされ、第３図に示す命令デコー
ドレジスタ２１に格納される。
命令デコードレジスタ２１に格納された命令は、そのフ
ィールドに応じて、アドレスデコーダ４２、算術演算ユ
ニット４３のバレルシフタ４４、算術演算器４５，４６
、乗累算ユニット４７にそれぞれ転送される。
ィールドに応じて、アドレスデコーダ４２、算術演算ユ
ニット４３のバレルシフタ４４、算術演算器４５，４６
、乗累算ユニット４７にそれぞれ転送される。
命令の転送終了後、演算に必要なデータは、入力バス４
８．４９を介して、汎用レジスタ４１からバレルシフタ
４４、算術演算器４５．４６に、また、入力パス５０．
５１を介して、汎用レジスタ４１から乗累算ユニット４
７にそれぞれ入力され、所要の演算が実行される。
８．４９を介して、汎用レジスタ４１からバレルシフタ
４４、算術演算器４５．４６に、また、入力パス５０．
５１を介して、汎用レジスタ４１から乗累算ユニット４
７にそれぞれ入力され、所要の演算が実行される。
演算終了後、バレルシフタ４４および算術演算ユニット
３３は出力バス５２を介して、また、算術演算器４４は
、出力パス５３または出力パス５４を介してそれぞれ演
算結果を汎用レジスタ４１に入力する。
３３は出力バス５２を介して、また、算術演算器４４は
、出力パス５３または出力パス５４を介してそれぞれ演
算結果を汎用レジスタ４１に入力する。
第一の実施例と同様、汎用レジスタ４１は、マルチポー
ト形であるので、バレルシフタ４４、算術演算器４５．
４６、乗累算ユニット４７の各演算ユニットは、同時に
別々の入出力ポートをアクセスでき、各演算を実行でき
る。
ト形であるので、バレルシフタ４４、算術演算器４５．
４６、乗累算ユニット４７の各演算ユニットは、同時に
別々の入出力ポートをアクセスでき、各演算を実行でき
る。
本実施例では、命令デコードレジスタ２１にロード、ス
トアなるフィールドを備えることにより、データメモリ
４とのデータの入出力と演算実行も並列に行なうことが
できる。
トアなるフィールドを備えることにより、データメモリ
４とのデータの入出力と演算実行も並列に行なうことが
できる。
次に、本実施例の画像処理演算について説明する。
ここで、汎用レジスタ４１および対応する命令デコード
レジスタ２１のレジスタの一例は、第２図に示したもの
とする。
レジスタ２１のレジスタの一例は、第２図に示したもの
とする。
まず、（１）式の動き補償処理ΣｌｘＪ ｙｋ １の演
算について説明する。
算について説明する。
第１ステツプは、データメモリ４からＸ Ｊｊｙｌ。
を汎用レジスタ４１ （ｓｒｌ、５ｒ２）にロードする
。
。
第２ステツプは、算術演算器４５にて演算ＸＪＹｈを行
ない、同時に、算術演算器４６にて演算’Ｉｋ ＸＪを
行ない、２つの結果のうち正の方を汎用レジスタ４１
（ｄｓｔ）に書込む。
ない、同時に、算術演算器４６にて演算’Ｉｋ ＸＪを
行ない、２つの結果のうち正の方を汎用レジスタ４１
（ｄｓｔ）に書込む。
第３ステツプは、乗累算ユニット４７に、汎用レジスタ
４１ （ｄｓｔ）から第２ステツプの演算結果を入力し
、累算を行なう。
４１ （ｄｓｔ）から第２ステツプの演算結果を入力し
、累算を行なう。
第１〜３ステツプを繰返す。
次に、（２）式のＤＣＴ処理Σｘｊｙｋの演算について
説明する。
説明する。
第１ステツプは、データメモリ４からＸ Ｊ 、 ３／
ｈを汎用レジスタ４１ （ｓｒｌ’ 、ｓｒ２°）に
ロードする。
ｈを汎用レジスタ４１ （ｓｒｌ’ 、ｓｒ２°）に
ロードする。
第２ステツプは、乗累算ユニット４７に、汎用レジスタ
４１ （ｓｒｌ’ 、ｓｒ２°）から第１ステツプでロ
ードしたデータを入力し、乗算およびその結果の累算を
行なう。
４１ （ｓｒｌ’ 、ｓｒ２°）から第１ステツプでロ
ードしたデータを入力し、乗算およびその結果の累算を
行なう。
第１〜２ステツプを繰返す。
次に、（３）式のフレーム内フレーム間適応予測Σ（Ｘ
Ｊ−ｙｋ）２の演算について説明する。
Ｊ−ｙｋ）２の演算について説明する。
第１ステツプは、データメモリ４からｘＪ ｌ ３’
ｂを汎用レジスタ４１ （ｓｒｌ、５ｒ２）にロードす
る。
ｂを汎用レジスタ４１ （ｓｒｌ、５ｒ２）にロードす
る。
第２ステツプは、算術演算器４５にて演算ＸＪ’／ｋを
行ない、その結果を汎用レジスタ４１（ｄｓｔ）に書込
む。
行ない、その結果を汎用レジスタ４１（ｄｓｔ）に書込
む。
第３ステツプは、乗累算ユニット４７に、汎用レジスタ
４１ （ｄｓｔ）から第２ステツプの演算結果を入力し
、乗算およびその結果の累算を行なう。
４１ （ｄｓｔ）から第２ステツプの演算結果を入力し
、乗算およびその結果の累算を行なう。
第１〜３ステツプを繰返す。
次に、第６図に示すＦＣＴの演算について説明する。
ここでは、代表的な演算の例として、ｘ’ ＝ａ（ｘ＋
ｙ）、ｙ’ ＝ａ （ｘ−ｙ）の演算を説明する。
ｙ）、ｙ’ ＝ａ （ｘ−ｙ）の演算を説明する。
その他の演算は、データと四則演算の組合せ等が相違す
るだけで、はぼ、同様な処理なので、本発明に直接関連
するもの以外は冗長とならないよう説明を省略する。
るだけで、はぼ、同様な処理なので、本発明に直接関連
するもの以外は冗長とならないよう説明を省略する。
第１ステツプは、データメモリ４からａ、ｘを汎用レジ
スタ４１ （ｓｒｌ’ 、ｓｒ２°）にロードする。
スタ４１ （ｓｒｌ’ 、ｓｒ２°）にロードする。
第２ステツプは、乗累算ユニット４７に、汎用レジスタ
４１ （ｓｒｌ’ 、ｓｒ２’ ）から第１ステツプで
ロードしたデータを入力し、ａｘの乗算を行ない、その
結果を汎用レジスタ４１（ｄｓｔ’）に書込む。
４１ （ｓｒｌ’ 、ｓｒ２’ ）から第１ステツプで
ロードしたデータを入力し、ａｘの乗算を行ない、その
結果を汎用レジスタ４１（ｄｓｔ’）に書込む。
第３ステツプは、データメモリ４からｙを汎用レジスタ
４１ （ｓｒ２°）にロードする。
４１ （ｓｒ２°）にロードする。
第４ステツプは、乗累算ユニット４７でａｙの乗算を行
ない、その結果を汎用レジスタ４１（ｄｓｔ″）に書込
む。
ない、その結果を汎用レジスタ４１（ｄｓｔ″）に書込
む。
第５ステツプは、算術演算器４５にて演算ａｘ＋ａｙを
行ない、その結果を汎用レジスタ４１（ｄａｔ）に書込
む。
行ない、その結果を汎用レジスタ４１（ｄａｔ）に書込
む。
第６ステツプは、算術演算器４６にて演算ａｘ−ａｙを
行ない、その結果を汎用レジスタ４１（ｄｓｔ）に書込
む。
行ない、その結果を汎用レジスタ４１（ｄｓｔ）に書込
む。
第７ステツプは、ａｘ＋ａｙ、ａｘ−ａｙの結果が書込
まれた汎用レジスタ４１ （ｄｓｔ）の内容をデータメ
モリ４に転送する。
まれた汎用レジスタ４１ （ｄｓｔ）の内容をデータメ
モリ４に転送する。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。
に限られることなく種々の変形が可能である。
以上説明したように本発明は、一つの命令で、算術演算
ユニットおよび乗算器の演算実行と、外部メモリとのロ
ードおよびストアのアクセスを全て並列に行なうことが
できるので、演算を１つの命令で実行できるという効果
がある。
ユニットおよび乗算器の演算実行と、外部メモリとのロ
ードおよびストアのアクセスを全て並列に行なうことが
できるので、演算を１つの命令で実行できるという効果
がある。
また、高速コサイン変換（ＦＣＴ）演算を行なうときも
、演算結果の演算毎にデータメモリに書戻す必要がない
ので、バタフライ演算に要するステップ数が削減できる
という効果がある。
、演算結果の演算毎にデータメモリに書戻す必要がない
ので、バタフライ演算に要するステップ数が削減できる
という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した実施例の演算器の構成を示す図、第３図
は本発明の第二の実施例の演算器の構成を示す図、第４
図および第５図は従来の信号処理プロセッサの第一およ
び第二の例をそれぞれ示すブロック図、第６図は高速コ
サイン変換の演算を示す図である。 １・・・命令メモリ、２・・・命令デコーダ、３・・・
演算ブロック、４・・・データメモリ、５・・・乗算器
、６・・・シフトレジスタ、７，４５．４６・・・算術
演算ユニット、８・・・累算器、９・・・レジスタ、１
０・・・パラレル論理ユニット、１１・・・プログラム
メモリ、１２〜１４・・・選択回路、１５，１６．１９
・・・データバス、１７．４４・・・バレルシフタ、１
８・・・シフタ、２１・・・命令デコードレジスタ、３
１．４１・・・汎用レジスタ、３２．４２・・・アドレ
スデコーダ、３３．４３・・・算術演算ユニット、３４
．４７・・・乗累算ユニット、３５，３６．４８〜５１
・・・入力パス、３７．３８．５２〜５３・・・出力バ
ス。
第１図で示した実施例の演算器の構成を示す図、第３図
は本発明の第二の実施例の演算器の構成を示す図、第４
図および第５図は従来の信号処理プロセッサの第一およ
び第二の例をそれぞれ示すブロック図、第６図は高速コ
サイン変換の演算を示す図である。 １・・・命令メモリ、２・・・命令デコーダ、３・・・
演算ブロック、４・・・データメモリ、５・・・乗算器
、６・・・シフトレジスタ、７，４５．４６・・・算術
演算ユニット、８・・・累算器、９・・・レジスタ、１
０・・・パラレル論理ユニット、１１・・・プログラム
メモリ、１２〜１４・・・選択回路、１５，１６．１９
・・・データバス、１７．４４・・・バレルシフタ、１
８・・・シフタ、２１・・・命令デコードレジスタ、３
１．４１・・・汎用レジスタ、３２．４２・・・アドレ
スデコーダ、３３．４３・・・算術演算ユニット、３４
．４７・・・乗累算ユニット、３５，３６．４８〜５１
・・・入力パス、３７．３８．５２〜５３・・・出力バ
ス。
Claims (1)
- 【特許請求の範囲】 １、演算命令を格納する命令メモリと、 前記命令メモリから読出した演算命令を復号する命令デ
コーダ回路と、 前記命令デコーダ回路で復号された復号演算命令にした
がって演算を実行する演算回路と、前記演算回路で演算
対象データおよび演算結果データをそれぞれ格納し、前
記演算回路との間で前記演算対象および演算結果データ
の入出力を行なうデータメモリとを有することを特徴と
する信号処理プロセッサ。 ２、前記演算回路は算術論理演算を実行する算術論理演
算回路と、 乗算および累算を実行する乗累算回路と、 前記算術論理演算回路と前記乗累算回路の入出力回路に
それぞれ接続する複数の入出力手段を有し、前記演算対
象および演算結果データを一時格納するマルチポートレ
ジスタ回路とを有することを特徴とする請求項１記載の
信号処理プロセッサ。 ３、前記演算回路は少なくとも２つの前記算術論理演算
回路を有し、 前記命令デコーダは前記２つの前記算術論理演算回路に
異なる演算の指定と共通のオペランドの指定とを同時に
行なうことを特徴とする請求項２記載の信号処理プロセ
ッサ。 ４、前記演算回路はデータの全構成ビットを転送する並
列シフトレジスタ回路を有することを特徴とする請求項
２記載の信号処理プロセッサ。
Priority Applications (3)
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| JP29608090A JP2959104B2 (ja) | 1990-10-31 | 1990-10-31 | 信号処理プロセッサ |
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| JP29608090A JP2959104B2 (ja) | 1990-10-31 | 1990-10-31 | 信号処理プロセッサ |
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