JPH07248918A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH07248918A JPH07248918A JP6040087A JP4008794A JPH07248918A JP H07248918 A JPH07248918 A JP H07248918A JP 6040087 A JP6040087 A JP 6040087A JP 4008794 A JP4008794 A JP 4008794A JP H07248918 A JPH07248918 A JP H07248918A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
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- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
Abstract
(57)【要約】
【目的】 複数の演算を同時または順次に処理し、柔軟
な演算の組み合わせと高速な処理を実現する。 【構成】 入力回路１１は演算対象となる複数の入力デ
ータを基本クロックに同期して入力し、入力選択回路１
２は入力されたデータを選択して所定の演算回路１３〜
１５に送出し、出力選択回路１６は各演算回路１３〜１
５から所定の演算結果を選択して出力回路１６または入
力選択回路１２に出力する。これら入力選択回路、各演
算回路および出力選択回路の動作の制御は命令解釈回路
１８の命令により行なう。また時間のかかる演算の場合
は、クロック制御回路１９に指示してクロック周期を延
ばす。さらに命令定義ＲＡＭ２０に多数の演算回路の組
み合わせを格納しておき、アプリケーション毎に必要な
組み合わせを選択する。
な演算の組み合わせと高速な処理を実現する。 【構成】 入力回路１１は演算対象となる複数の入力デ
ータを基本クロックに同期して入力し、入力選択回路１
２は入力されたデータを選択して所定の演算回路１３〜
１５に送出し、出力選択回路１６は各演算回路１３〜１
５から所定の演算結果を選択して出力回路１６または入
力選択回路１２に出力する。これら入力選択回路、各演
算回路および出力選択回路の動作の制御は命令解釈回路
１８の命令により行なう。また時間のかかる演算の場合
は、クロック制御回路１９に指示してクロック周期を延
ばす。さらに命令定義ＲＡＭ２０に多数の演算回路の組
み合わせを格納しておき、アプリケーション毎に必要な
組み合わせを選択する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラムに
より制御されるマイクロプロセッサに関するものである
より制御されるマイクロプロセッサに関するものである
【０００２】
【従来の技術】近年、コンピュータで扱うデータは単な
る数字だけでなく、音声、画像等多岐にわたっている。
このようなデータは、一般にデータそのものが多量であ
り、処理すべき内容も格段に多くなっている。したがっ
て、データの演算に対してはますます高速性が要求され
ている。
る数字だけでなく、音声、画像等多岐にわたっている。
このようなデータは、一般にデータそのものが多量であ
り、処理すべき内容も格段に多くなっている。したがっ
て、データの演算に対してはますます高速性が要求され
ている。
【０００３】以下、従来のマイクロプロセッサについて
説明する。図７は従来の同期型のフリップフロップを使
用したマイクロプロセッサの演算処理部の構成を示すも
のである。図７において、１〜３は演算対象となる必要
なデータを基本クロックに同期して入力する入力回路、
４〜６は実際の演算を行なう演算回路、７〜９は演算結
果を受け取って基本クロックに同期して出力する出力回
路、１０は命令コードを受けて演算回路７〜９に対する
制御信号を発生する命令解釈回路である。なおこの構成
は、３つの演算が同時に実行できることを意図するため
に演算回路を３組備えている。
説明する。図７は従来の同期型のフリップフロップを使
用したマイクロプロセッサの演算処理部の構成を示すも
のである。図７において、１〜３は演算対象となる必要
なデータを基本クロックに同期して入力する入力回路、
４〜６は実際の演算を行なう演算回路、７〜９は演算結
果を受け取って基本クロックに同期して出力する出力回
路、１０は命令コードを受けて演算回路７〜９に対する
制御信号を発生する命令解釈回路である。なおこの構成
は、３つの演算が同時に実行できることを意図するため
に演算回路を３組備えている。
【０００４】以上のように構成されたマイクロプロセッ
サについて、以下その動作を説明する。入力回路１〜３
と出力回路７〜９とは、基本クロックに同期して動作す
るフリップフロップである。まず最初のクロックで、演
算対象となるデータが、その演算が実行できる演算回路
４〜６のいずれかに対応した入力回路１〜３に転送され
る。そして次のクロックで、そのデータが演算回路４〜
６に出力され、その結果がその演算回路４〜６に対応し
た出力回路７〜９に出力される。
サについて、以下その動作を説明する。入力回路１〜３
と出力回路７〜９とは、基本クロックに同期して動作す
るフリップフロップである。まず最初のクロックで、演
算対象となるデータが、その演算が実行できる演算回路
４〜６のいずれかに対応した入力回路１〜３に転送され
る。そして次のクロックで、そのデータが演算回路４〜
６に出力され、その結果がその演算回路４〜６に対応し
た出力回路７〜９に出力される。
【０００５】このように、上記従来の構成では、個々の
入力と出力とが１対１で対応しており、このような構成
で処理速度を上げるためには、基本クロックの周波数を
上げるか、または多数の入力回路、出力回路および演算
回路を必要とする。
入力と出力とが１対１で対応しており、このような構成
で処理速度を上げるためには、基本クロックの周波数を
上げるか、または多数の入力回路、出力回路および演算
回路を必要とする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、次のような問題点を有する。 １．複数の演算を同時に実行させるためには、演算回路
と同数の入力回路および出力回路が必要となり、演算内
容によって別々の出力回路から結果が出力されるので、
その都度転送ルートを変更しなければならず、プログラ
ムが複雑になる。また入力側も、演算内容に応じて必要
な入力回路にデータを転送しなければならないので、こ
れもプログラムを複雑にさせる。 ２．前の演算結果を用いて次の演算を実行するといった
順次実行の場合、演算自体の処理時間が短くても、演算
の回数分のクロック時間を必要とする。 ３．すべての種類の演算を一定の基本クロック内で終了
させなければならないので、基本クロックをあまり高速
にできない。また、一部の高速に実行の完了する演算に
合わせて基本クロックを上げると、演算の種類によって
は一定時間待ちが生じてプログラムが複雑になる。例え
ば、加算は次のクロックで結果が出るが、乗算の場合は
起動をかけてから２クロック目で結果が出る等の問題が
ある。 ４．複数の演算を同時に実行できる構成にすると、演算
の組み合わせも多くなり、命令のコード幅が大きくなっ
てしまい、プログラムの格納に必要なメモリも大きなも
のが必要となる。また、プロセッサが読み込むプログラ
ムの量も多くなり、高速なデータ転送ができなくなる。
来の構成では、次のような問題点を有する。 １．複数の演算を同時に実行させるためには、演算回路
と同数の入力回路および出力回路が必要となり、演算内
容によって別々の出力回路から結果が出力されるので、
その都度転送ルートを変更しなければならず、プログラ
ムが複雑になる。また入力側も、演算内容に応じて必要
な入力回路にデータを転送しなければならないので、こ
れもプログラムを複雑にさせる。 ２．前の演算結果を用いて次の演算を実行するといった
順次実行の場合、演算自体の処理時間が短くても、演算
の回数分のクロック時間を必要とする。 ３．すべての種類の演算を一定の基本クロック内で終了
させなければならないので、基本クロックをあまり高速
にできない。また、一部の高速に実行の完了する演算に
合わせて基本クロックを上げると、演算の種類によって
は一定時間待ちが生じてプログラムが複雑になる。例え
ば、加算は次のクロックで結果が出るが、乗算の場合は
起動をかけてから２クロック目で結果が出る等の問題が
ある。 ４．複数の演算を同時に実行できる構成にすると、演算
の組み合わせも多くなり、命令のコード幅が大きくなっ
てしまい、プログラムの格納に必要なメモリも大きなも
のが必要となる。また、プロセッサが読み込むプログラ
ムの量も多くなり、高速なデータ転送ができなくなる。
【０００７】本発明は、このような従来の問題点を解決
するものであり、高速かつ柔軟に複数の演算を同時また
は順次に実行することのできる優れたマイクロプロセッ
サを提供することを目的とする。
するものであり、高速かつ柔軟に複数の演算を同時また
は順次に実行することのできる優れたマイクロプロセッ
サを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の構成は、演算対象となる複数の入
力データを基本クロックに同期して入力する入力回路
と、入力されたデータを選択して所定の演算回路に出力
する入力選択回路と、入力選択回路からのデータを基に
演算を実行する複数の演算回路と、各演算回路から所定
の演算結果を選択して出力する出力選択回路と、出力選
択回路からの演算結果を受け取って基本クロックに同期
して出力する出力回路と、命令コードを受けて入力選択
回路、各演算回路および出力選択回路の動作を制御する
制御信号を発生する命令解釈回路とを備えたものであ
る。
成するために、第１の構成は、演算対象となる複数の入
力データを基本クロックに同期して入力する入力回路
と、入力されたデータを選択して所定の演算回路に出力
する入力選択回路と、入力選択回路からのデータを基に
演算を実行する複数の演算回路と、各演算回路から所定
の演算結果を選択して出力する出力選択回路と、出力選
択回路からの演算結果を受け取って基本クロックに同期
して出力する出力回路と、命令コードを受けて入力選択
回路、各演算回路および出力選択回路の動作を制御する
制御信号を発生する命令解釈回路とを備えたものであ
る。
【０００９】本発明の第２の構成は、上記第１の構成に
加え、出力選択回路が、命令解釈回路からの制御信号に
より、演算回路からの演算結果を出力回路または入力選
択回路に選択的に出力するようにしたものである。
加え、出力選択回路が、命令解釈回路からの制御信号に
より、演算回路からの演算結果を出力回路または入力選
択回路に選択的に出力するようにしたものである。
【００１０】本発明の第３の構成は、上記第１または第
２の構成に加え、命令解釈回路からの制御信号により、
基本クロックを変更する手段を備えたものである。
２の構成に加え、命令解釈回路からの制御信号により、
基本クロックを変更する手段を備えたものである。
【００１１】本発明の第４の構成は、上記第１または第
２または第３の構成に加え、命令解釈回路から出力され
る制御信号を変更する手段を備えたものである。
２または第３の構成に加え、命令解釈回路から出力され
る制御信号を変更する手段を備えたものである。
【００１２】
【作用】本発明は、上記第１の構成により、複数の演算
を同時に実行する場合でも、演算回路と同数の入出力回
路を必要とせずに、構成が簡単になるとともに、入出力
ルートが１ヶ所になるので、プログラムを簡単にするこ
とができる。
を同時に実行する場合でも、演算回路と同数の入出力回
路を必要とせずに、構成が簡単になるとともに、入出力
ルートが１ヶ所になるので、プログラムを簡単にするこ
とができる。
【００１３】本発明はまた、上記第２の構成により、前
の演算結果を用いて次の演算を実行する順次実行を行な
う場合に、決められたクロック内で複数の演算を連続し
て実行することができ、演算処理を高速に行なうことが
できる。
の演算結果を用いて次の演算を実行する順次実行を行な
う場合に、決められたクロック内で複数の演算を連続し
て実行することができ、演算処理を高速に行なうことが
できる。
【００１４】本発明はまた、上記第３の構成により、時
間のかかる演算はクロックを延ばして実行することがで
きるので、基本クロックを短くして演算処理を高速化す
ることができる。
間のかかる演算はクロックを延ばして実行することがで
きるので、基本クロックを短くして演算処理を高速化す
ることができる。
【００１５】本発明はまた、上記第４の構成により、複
数の演算を同時に実行する場合に、使用する演算回路の
組み合わせをその都度設定できるので、命令を簡素化し
処理を高速化することができる。
数の演算を同時に実行する場合に、使用する演算回路の
組み合わせをその都度設定できるので、命令を簡素化し
処理を高速化することができる。
【００１６】
（実施例１）以下、本発明の実施例について説明する。
図１は本発明の第１の実施例におけるマイクロプロセッ
サの演算処理部の構成を示すものである。図１におい
て、１１は演算対象となる複数の入力データを基本クロ
ックに同期して入力する入力回路、１２は入力回路１１
からのデータを選択して所定の演算回路１３、１４、１
５に送出する入力選択回路、１３、１４、１５は実際の
演算を行なう複数の演算回路、１６は各演算回路１３〜
１５から所定の演算結果を選択して出力する出力選択回
路、１７は出力選択回路１６からの演算結果を受け取っ
て基本クロックに同期して出力する出力回路、１８は命
令コードを受け取って入力選択回路１２、各演算回路１
３〜１５および出力選択回路１７の動作を制御する制御
信号を発生する命令解釈回路である。
図１は本発明の第１の実施例におけるマイクロプロセッ
サの演算処理部の構成を示すものである。図１におい
て、１１は演算対象となる複数の入力データを基本クロ
ックに同期して入力する入力回路、１２は入力回路１１
からのデータを選択して所定の演算回路１３、１４、１
５に送出する入力選択回路、１３、１４、１５は実際の
演算を行なう複数の演算回路、１６は各演算回路１３〜
１５から所定の演算結果を選択して出力する出力選択回
路、１７は出力選択回路１６からの演算結果を受け取っ
て基本クロックに同期して出力する出力回路、１８は命
令コードを受け取って入力選択回路１２、各演算回路１
３〜１５および出力選択回路１７の動作を制御する制御
信号を発生する命令解釈回路である。
【００１７】以上のように構成されたマイクロプロセッ
サの演算処理部について、以下その動作を説明する。ま
ず複数の演算を同時に実行する場合の動作について説明
する。演算の対象となるデータは、最初すべて入力回路
１１にシリアルに入力され、ここでパラレルに変換され
て入力選択回路１２に入力される。入力選択回路１２に
は、命令コードを解読した命令解釈回路１８により、ど
のデータはどの演算回路に入力せよという命令が入力さ
れているので、入力選択回路１２は、その命令に従って
入力データをそれぞれ該当する演算回路に出力する。デ
ータを受け取った演算回路１３〜１５は、命令解釈回路
１８からの命令により、入力されたデータについてどの
ような演算を実行せよという命令が入力されているの
で、それぞれ指示された演算を実行し、その演算結果を
出力選択回路１６へ出力する。出力選択回路１６は、命
令解釈回路１８からの命令により、入力された各演算結
果をそれぞれ出力回路１７に出力する。出力回路１７
は、受け取った各データをシリアルに変換して基本クロ
ックに同期して出力する。
サの演算処理部について、以下その動作を説明する。ま
ず複数の演算を同時に実行する場合の動作について説明
する。演算の対象となるデータは、最初すべて入力回路
１１にシリアルに入力され、ここでパラレルに変換され
て入力選択回路１２に入力される。入力選択回路１２に
は、命令コードを解読した命令解釈回路１８により、ど
のデータはどの演算回路に入力せよという命令が入力さ
れているので、入力選択回路１２は、その命令に従って
入力データをそれぞれ該当する演算回路に出力する。デ
ータを受け取った演算回路１３〜１５は、命令解釈回路
１８からの命令により、入力されたデータについてどの
ような演算を実行せよという命令が入力されているの
で、それぞれ指示された演算を実行し、その演算結果を
出力選択回路１６へ出力する。出力選択回路１６は、命
令解釈回路１８からの命令により、入力された各演算結
果をそれぞれ出力回路１７に出力する。出力回路１７
は、受け取った各データをシリアルに変換して基本クロ
ックに同期して出力する。
【００１８】このように、上記実施例によれば、すべて
の入力およびすべての出力は、１つの入力回路１１およ
び１つの出力回路１７を通るため、複数の演算を同時に
実行する場合にも、演算回路と同数の入力回路と出力回
路を必要とせず、演算内容によって別々の出力回路から
結果が出力されることもないので、その都度転送ルート
を変更する必要もなく、プログラムが簡単になる。ま
た、入力側も演算内容に応じて必要な入力回路にデータ
を転送する必要がなくなるので、プログラムが組みやす
くなる。さらに、種々の演算を行なうために、用意され
た複数の演算回路を命令によって選択するだけで良いの
で、プログラムを効率よく作成することができる。さら
にまた、入力回路１１および出力回路１７を物理的に同
じものを使用することにより、間断なく演算を実行する
ことが可能になる。また、従来と同様に、基本クロック
に同期して入力したデータを順次演算して出力すること
もできる。
の入力およびすべての出力は、１つの入力回路１１およ
び１つの出力回路１７を通るため、複数の演算を同時に
実行する場合にも、演算回路と同数の入力回路と出力回
路を必要とせず、演算内容によって別々の出力回路から
結果が出力されることもないので、その都度転送ルート
を変更する必要もなく、プログラムが簡単になる。ま
た、入力側も演算内容に応じて必要な入力回路にデータ
を転送する必要がなくなるので、プログラムが組みやす
くなる。さらに、種々の演算を行なうために、用意され
た複数の演算回路を命令によって選択するだけで良いの
で、プログラムを効率よく作成することができる。さら
にまた、入力回路１１および出力回路１７を物理的に同
じものを使用することにより、間断なく演算を実行する
ことが可能になる。また、従来と同様に、基本クロック
に同期して入力したデータを順次演算して出力すること
もできる。
【００１９】（実施例２）次に本発明の第２の実施例に
ついて説明する。図２は本発明の第２の実施例の構成を
示し、図１に示した第１の実施例とほぼ同様な構成を備
えているので、同様な要素には同様な符号を付してあ
る。図２において、１１は演算対象となる複数の入力デ
ータを基本クロックに同期して入力する入力回路、１２
は入力回路１１からのデータを選択して所定の演算回路
１３、１４、１５に送出する入力選択回路、１３、１
４、１５は実際の演算を行なう複数の演算回路、１６は
各演算回路１３〜１５から所定の演算結果を選択して入
力選択回路１２または出力回路１７に選択的に出力する
出力選択回路、１７は出力選択回路１６からの演算結果
を受け取って基本クロックに同期して出力する出力回
路、１８は命令コードを受け取って入力選択回路１２、
各演算回路１３〜１５および出力選択回路１７の動作を
制御する制御信号を発生する命令解釈回路、１９は命令
解釈回路１８からの制御信号により演算に適切なクロッ
ク周期を生成するクロック制御回路である。
ついて説明する。図２は本発明の第２の実施例の構成を
示し、図１に示した第１の実施例とほぼ同様な構成を備
えているので、同様な要素には同様な符号を付してあ
る。図２において、１１は演算対象となる複数の入力デ
ータを基本クロックに同期して入力する入力回路、１２
は入力回路１１からのデータを選択して所定の演算回路
１３、１４、１５に送出する入力選択回路、１３、１
４、１５は実際の演算を行なう複数の演算回路、１６は
各演算回路１３〜１５から所定の演算結果を選択して入
力選択回路１２または出力回路１７に選択的に出力する
出力選択回路、１７は出力選択回路１６からの演算結果
を受け取って基本クロックに同期して出力する出力回
路、１８は命令コードを受け取って入力選択回路１２、
各演算回路１３〜１５および出力選択回路１７の動作を
制御する制御信号を発生する命令解釈回路、１９は命令
解釈回路１８からの制御信号により演算に適切なクロッ
ク周期を生成するクロック制御回路である。
【００２０】以上のように構成されたマイクロプロセッ
サの演算処理部の動作について、以下その動作を説明す
る。本実施例では、前の演算結果を用いて次の演算を実
行する順次実行型の演算を行なうものとする。まず図３
の（ａ）に示すように、基本クロックの時間を１００と
し、時間４０の演算ａ、時間５０の演算ｂおよび時間６
０の演算ｃを順次実行する場合について説明する。まず
入力回路１１に演算ａのデータが基本クロックに同期し
て入力される。入力選択回路１２は、そのデータを演算
回路１３に出力し、演算回路１３は、演算ａを実行し、
その結果を出力選択回路１６に出力する。出力選択回路
１６は、その演算結果を入力選択回路１２に戻す。入力
選択回路１２は、その演算結果を演算回路１４に出力
し、演算回路１４は、その演算結果を使用して演算ｂを
実行し、その結果を出力選択回路１６に出力する。この
時点で既に時間９０が経過しているので、出力選択回路
１６は、その演算結果を出力回路１７に出力する。出力
回路１７は、その演算結果を基本クロックに同期して出
力する。この出力は、別の制御により入力回路１１に戻
され、入力選択回路１２により演算回路１５に出力され
る。演算回路１５は、その入力データを使用して演算ｃ
を実行し、その結果を出力選択回路１６に出力する。出
力選択回路１６は、その演算結果を出力回路１７に出力
し、出力回路１７は、受け取った演算結果を次の基本ク
ロックに同期して出力する。このような演算の指示およ
び順序は、すべて命令解釈回路１８からの命令によって
行なわれる。この一連の演算の結果、演算ａからｃは時
間１５０で行なわれ、基本クロック１００の２つ分に納
まるので、この順次実行の演算は２クロックで終了する
ことになる。これに対し、図３の（ｂ）に示す従来の場
合は、基本クロック毎に１回の演算が行なわれるので、
３クロックを必要とする。
サの演算処理部の動作について、以下その動作を説明す
る。本実施例では、前の演算結果を用いて次の演算を実
行する順次実行型の演算を行なうものとする。まず図３
の（ａ）に示すように、基本クロックの時間を１００と
し、時間４０の演算ａ、時間５０の演算ｂおよび時間６
０の演算ｃを順次実行する場合について説明する。まず
入力回路１１に演算ａのデータが基本クロックに同期し
て入力される。入力選択回路１２は、そのデータを演算
回路１３に出力し、演算回路１３は、演算ａを実行し、
その結果を出力選択回路１６に出力する。出力選択回路
１６は、その演算結果を入力選択回路１２に戻す。入力
選択回路１２は、その演算結果を演算回路１４に出力
し、演算回路１４は、その演算結果を使用して演算ｂを
実行し、その結果を出力選択回路１６に出力する。この
時点で既に時間９０が経過しているので、出力選択回路
１６は、その演算結果を出力回路１７に出力する。出力
回路１７は、その演算結果を基本クロックに同期して出
力する。この出力は、別の制御により入力回路１１に戻
され、入力選択回路１２により演算回路１５に出力され
る。演算回路１５は、その入力データを使用して演算ｃ
を実行し、その結果を出力選択回路１６に出力する。出
力選択回路１６は、その演算結果を出力回路１７に出力
し、出力回路１７は、受け取った演算結果を次の基本ク
ロックに同期して出力する。このような演算の指示およ
び順序は、すべて命令解釈回路１８からの命令によって
行なわれる。この一連の演算の結果、演算ａからｃは時
間１５０で行なわれ、基本クロック１００の２つ分に納
まるので、この順次実行の演算は２クロックで終了する
ことになる。これに対し、図３の（ｂ）に示す従来の場
合は、基本クロック毎に１回の演算が行なわれるので、
３クロックを必要とする。
【００２１】このような演算を行なう場合の基本クロッ
クは、最も時間のかかる演算を基準として決められる
が、あまり遅いと全体の処理時間が遅くなるので、時間
のかかるものは例外扱いとすることがある。例えば上記
例で、ほとんどの演算が時間５０以内で処理できる場合
は、基本クロックを５０と定めている。
クは、最も時間のかかる演算を基準として決められる
が、あまり遅いと全体の処理時間が遅くなるので、時間
のかかるものは例外扱いとすることがある。例えば上記
例で、ほとんどの演算が時間５０以内で処理できる場合
は、基本クロックを５０と定めている。
【００２２】次に、図４の（ａ）を参照してこのような
例外扱いとする場合の動作について説明する。この例で
は、基本クロックを５０とし、時間４０の演算ｄと時間
５０の演算ｅと時間９０の演算ｆを順次実行する場合に
ついて説明する。まず入力回路１１に演算ｄのデータが
基本クロックに同期して入力される。入力選択回路１２
は、そのデータを演算回路１３に出力し、演算回路１３
は、演算ｄを実行し、その結果を出力選択回路１６に出
力する。出力選択回路１６は、その演算結果を出力回路
１７に出力し、出力回路１２は、その演算結果を基本ク
ロックに同期して出力する。この出力は、別の制御によ
り入力回路１１に戻され、入力選択回路１２により演算
回路１４に出力される。演算回路１４は、その入力デー
タを使用して演算ｅを実行し、その結果を出力選択回路
１６に出力する。出力選択回路１６は、その演算結果を
出力回路１７に出力し、出力回路１７は、受け取った演
算結果を次の基本クロックに同期して出力する。この出
力は、別の制御により入力回路１１に戻される。次に命
令解釈回路１８からの命令により、クロック制御回路１
９が基本クロックを一時的に１００に変更して入力回路
１１および出力回路１７に伝える。入力回路１１から選
択回路１２に入力された演算ｅの結果は、演算回路１５
に入力されて演算ｆが実行される。この演算結果は、出
力選択回路１６に出力され、出力選択回路１６は、その
演算結果を出力回路１７に出力し、出力回路１７は、受
け取った演算結果を次の基本クロックで出力する。この
一連の演算の結果、演算ｄからｆまでを行なう合計時間
１９０は、基本クロック５０の４つ分に納まるので、基
本クロック１００の２つ分に相当する。これに対し、図
４の（ｂ）に示す従来の場合は、演算ｆを実行できるよ
うに基本クロックを１００としたので、３クロックを必
要とする。また図４の（ｃ）の別の従来例では、本実施
例と同様に基本クロックを５０としているが、演算ｆは
これに納まらないので、演算ｆだけは例外扱いとして独
立した別の入出力回路および演算回路に処理を実行さ
せ、規定の演算時間が経過した時点で結果を参照してい
る。このような構成では、演算ｅの実行時には次のクロ
ックで結果が参照できるが、演算ｆでは１クロック分待
たなければ結果を参照することができず、プログラムを
作成する際には、このような複雑な動作を理解しなけれ
ばならない。
例外扱いとする場合の動作について説明する。この例で
は、基本クロックを５０とし、時間４０の演算ｄと時間
５０の演算ｅと時間９０の演算ｆを順次実行する場合に
ついて説明する。まず入力回路１１に演算ｄのデータが
基本クロックに同期して入力される。入力選択回路１２
は、そのデータを演算回路１３に出力し、演算回路１３
は、演算ｄを実行し、その結果を出力選択回路１６に出
力する。出力選択回路１６は、その演算結果を出力回路
１７に出力し、出力回路１２は、その演算結果を基本ク
ロックに同期して出力する。この出力は、別の制御によ
り入力回路１１に戻され、入力選択回路１２により演算
回路１４に出力される。演算回路１４は、その入力デー
タを使用して演算ｅを実行し、その結果を出力選択回路
１６に出力する。出力選択回路１６は、その演算結果を
出力回路１７に出力し、出力回路１７は、受け取った演
算結果を次の基本クロックに同期して出力する。この出
力は、別の制御により入力回路１１に戻される。次に命
令解釈回路１８からの命令により、クロック制御回路１
９が基本クロックを一時的に１００に変更して入力回路
１１および出力回路１７に伝える。入力回路１１から選
択回路１２に入力された演算ｅの結果は、演算回路１５
に入力されて演算ｆが実行される。この演算結果は、出
力選択回路１６に出力され、出力選択回路１６は、その
演算結果を出力回路１７に出力し、出力回路１７は、受
け取った演算結果を次の基本クロックで出力する。この
一連の演算の結果、演算ｄからｆまでを行なう合計時間
１９０は、基本クロック５０の４つ分に納まるので、基
本クロック１００の２つ分に相当する。これに対し、図
４の（ｂ）に示す従来の場合は、演算ｆを実行できるよ
うに基本クロックを１００としたので、３クロックを必
要とする。また図４の（ｃ）の別の従来例では、本実施
例と同様に基本クロックを５０としているが、演算ｆは
これに納まらないので、演算ｆだけは例外扱いとして独
立した別の入出力回路および演算回路に処理を実行さ
せ、規定の演算時間が経過した時点で結果を参照してい
る。このような構成では、演算ｅの実行時には次のクロ
ックで結果が参照できるが、演算ｆでは１クロック分待
たなければ結果を参照することができず、プログラムを
作成する際には、このような複雑な動作を理解しなけれ
ばならない。
【００２３】次に、図５の（ａ）を参照して、基本クロ
ックを時間１００として、時間５０の演算ｇと時間６０
の演算ｈと時間７０の演算ｉを順次実行する場合の動作
について説明する。この場合、図５の（ｂ）に示す従来
例の場合は、基本クロックを３クロック使用することに
なるが、本実施例では、命令解釈回路１８がクロック制
御回路１９に基本クロック１００を一時的に２００に変
更するように指示するので、全体の演算処理を基本クロ
ック２つ分で実行できることになる。まず入力回路１１
に演算ｇのデータが時間変更した実行クロックに同期し
て入力される。入力選択回路１２は、そのデータを演算
回路１３に出力し、演算回路１３は、演算ｇを実行し、
その結果を出力選択回路１６に出力する。出力選択回路
１６は、その演算結果を入力選択回路１２に戻す。入力
選択回路１２は、その演算結果を演算回路１４に出力
し、演算回路１４は、その演算結果を使用して演算ｈを
実行し、その結果を出力選択回路１６に出力する。出力
選択回路１６は、その演算結果を入力選択回路１２に戻
す。入力選択回路１２は、その演算結果を演算回路１５
に出力し、演算回路１５は、その演算結果を使用して演
算ｉを実行し、その結果を出力選択回路１６に出力す
る。出力選択回路１６は、その演算結果を出力回路１７
に出力し、出力回路１７は、受け取った演算結果を次の
基本クロックに同期して出力する。これらの制御は、す
べて命令解釈回路１８かの制御信号により行なわれる。
ックを時間１００として、時間５０の演算ｇと時間６０
の演算ｈと時間７０の演算ｉを順次実行する場合の動作
について説明する。この場合、図５の（ｂ）に示す従来
例の場合は、基本クロックを３クロック使用することに
なるが、本実施例では、命令解釈回路１８がクロック制
御回路１９に基本クロック１００を一時的に２００に変
更するように指示するので、全体の演算処理を基本クロ
ック２つ分で実行できることになる。まず入力回路１１
に演算ｇのデータが時間変更した実行クロックに同期し
て入力される。入力選択回路１２は、そのデータを演算
回路１３に出力し、演算回路１３は、演算ｇを実行し、
その結果を出力選択回路１６に出力する。出力選択回路
１６は、その演算結果を入力選択回路１２に戻す。入力
選択回路１２は、その演算結果を演算回路１４に出力
し、演算回路１４は、その演算結果を使用して演算ｈを
実行し、その結果を出力選択回路１６に出力する。出力
選択回路１６は、その演算結果を入力選択回路１２に戻
す。入力選択回路１２は、その演算結果を演算回路１５
に出力し、演算回路１５は、その演算結果を使用して演
算ｉを実行し、その結果を出力選択回路１６に出力す
る。出力選択回路１６は、その演算結果を出力回路１７
に出力し、出力回路１７は、受け取った演算結果を次の
基本クロックに同期して出力する。これらの制御は、す
べて命令解釈回路１８かの制御信号により行なわれる。
【００２４】（実施例３）次に本発明の第３の実施例に
ついて説明する。図６は本発明の第３の実施例を示し、
図２に示した第２の実施例に命令定義ＲＡＭ２０を追加
したものであり、構成についての重複した説明は省略す
る。
ついて説明する。図６は本発明の第３の実施例を示し、
図２に示した第２の実施例に命令定義ＲＡＭ２０を追加
したものであり、構成についての重複した説明は省略す
る。
【００２５】使用する演算回路が３個でなく、より多数
である場合、各演算回路は独立しているので、動作する
可能性のある組み合わせは膨大なものになる。その場
合、従来のように固定的に命令を解釈する構成では、命
令コードもそれと同数だけ必要とし、命令をコード化す
る際にコード幅が広がってしまう。また、演算の組み合
わせを限定してコード幅を減らすと、ハードウエアを有
効に利用することができない。一般に、あるアプリケー
ションに限定して考えると、演算の組み合わせはごく少
数のものに限られる場合が多く、すべての組み合わせを
使用することは殆どない。そこで本実施例では、命令解
釈回路１８が参照することのできる書き換え可能な命令
定義ＲＡＭ２０を加えることで、命令解釈回路１８にお
ける同一の命令コードに対する動作を変更することが可
能となり、膨大な演算の組み合わせから必要な組み合わ
せだけを選んで、命令として命令定義ＲＡＭ２０に格納
しておくことにより、効率のよいプログラムを作ること
ができる。
である場合、各演算回路は独立しているので、動作する
可能性のある組み合わせは膨大なものになる。その場
合、従来のように固定的に命令を解釈する構成では、命
令コードもそれと同数だけ必要とし、命令をコード化す
る際にコード幅が広がってしまう。また、演算の組み合
わせを限定してコード幅を減らすと、ハードウエアを有
効に利用することができない。一般に、あるアプリケー
ションに限定して考えると、演算の組み合わせはごく少
数のものに限られる場合が多く、すべての組み合わせを
使用することは殆どない。そこで本実施例では、命令解
釈回路１８が参照することのできる書き換え可能な命令
定義ＲＡＭ２０を加えることで、命令解釈回路１８にお
ける同一の命令コードに対する動作を変更することが可
能となり、膨大な演算の組み合わせから必要な組み合わ
せだけを選んで、命令として命令定義ＲＡＭ２０に格納
しておくことにより、効率のよいプログラムを作ること
ができる。
【００２６】以上、本発明を図面に基づいて説明してき
たが、上記したように、本発明における演算回路は３個
以上いくつあってもよく、また基本クロックも周期を２
倍、３倍、４倍等のように整数倍に変更することができ
る。
たが、上記したように、本発明における演算回路は３個
以上いくつあってもよく、また基本クロックも周期を２
倍、３倍、４倍等のように整数倍に変更することができ
る。
【００２７】
【発明の効果】本発明は、上記実施例から明らかなよう
に、複数の演算を同時に実行する場合でも、演算回路と
同数の入出力回路を必要とせず、構成が簡単になるとと
もに、入出力ルートが１ヶ所になるので、プログラムを
簡単にすることができるという効果を有する。
に、複数の演算を同時に実行する場合でも、演算回路と
同数の入出力回路を必要とせず、構成が簡単になるとと
もに、入出力ルートが１ヶ所になるので、プログラムを
簡単にすることができるという効果を有する。
【００２８】本発明はまた、前の演算結果を用いて次の
演算を実行する順次実行を行なう場合に、決められたク
ロック内で複数の演算を連続して実行することができ、
演算処理を高速に行なうことができるという効果を有す
る。
演算を実行する順次実行を行なう場合に、決められたク
ロック内で複数の演算を連続して実行することができ、
演算処理を高速に行なうことができるという効果を有す
る。
【００２９】本発明はまた、時間のかかる演算はクロッ
クを延ばして実行することができるので、基本クロック
を短くして演算処理を高速化することができるという効
果を有する。
クを延ばして実行することができるので、基本クロック
を短くして演算処理を高速化することができるという効
果を有する。
【００３０】本発明はまた、複数の演算を同時に実行す
る場合に、使用する演算回路の組み合わせをその都度設
定できるので、命令を簡素化し処理を高速化することが
できるという効果を有する。
る場合に、使用する演算回路の組み合わせをその都度設
定できるので、命令を簡素化し処理を高速化することが
できるという効果を有する。
【図１】本発明の第１の実施例におけるマイクロプロセ
ッサの演算処理部の構成を示す概略ブロック図
ッサの演算処理部の構成を示す概略ブロック図
【図２】本発明の第２の実施例におけるマイクロプロセ
ッサの演算処理部の構成を示す概略ブロック図
ッサの演算処理部の構成を示す概略ブロック図
【図３】本発明の第２の実施例におけるマイクロプロセ
ッサの演算処理部の動作を示すタイミング図
ッサの演算処理部の動作を示すタイミング図
【図４】本発明の第２の実施例におけるマイクロプロセ
ッサの演算処理部の別の動作を示すタイミング図
ッサの演算処理部の別の動作を示すタイミング図
【図５】本発明の第２の実施例におけるマイクロプロセ
ッサの演算処理部の別の動作を示すタイミング図
ッサの演算処理部の別の動作を示すタイミング図
【図６】本発明の第３の実施例におけるマイクロプロセ
ッサの演算処理部の構成を示す概略ブロック図
ッサの演算処理部の構成を示す概略ブロック図
【図７】従来例におけるマイクロプロセッサの演算処理
部の構成を示す概略ブロック図
部の構成を示す概略ブロック図
１１ 入力回路 １２ 入力選択回路 １３、１４、１５ 演算回路 １６ 出力選択回路 １７ 出力回路 １８ 命令解釈回路 １９ クロック制御回路 ２０ 命令定義ＲＡＭ
Claims (4)
- 【請求項１】 演算対象となる複数の入力データを基本
クロックに同期して入力する入力回路と、前記入力され
たデータを選択して所定の演算回路に出力する入力選択
回路と、前記入力選択回路からのデータを基に演算を実
行する複数の演算回路と、前記各演算回路から所定の演
算結果を選択して出力する出力選択回路と、前記出力選
択回路からの演算結果を受け取って基本クロックに同期
して出力する出力回路と、命令コードを受けて前記入力
選択回路、各演算回路および出力選択回路の動作を制御
する制御信号を発生する命令解釈回路とを備えたマイク
ロプロセッサ。 - 【請求項２】 出力選択回路が、命令解釈回路からの制
御信号により、演算回路からの演算結果を出力回路また
は入力選択回路に選択的に出力することを特徴とする請
求項１記載のマイクロプロセッサ。 - 【請求項３】 命令解釈回路からの制御信号により、基
本クロックを変更する手段を備えた請求項１または２記
載のマイクロプロセッサ。 - 【請求項４】 命令解釈回路から出力される制御信号を
変更する手段を備えた請求項１または２または３記載の
マイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040087A JPH07248918A (ja) | 1994-03-10 | 1994-03-10 | マイクロプロセッサ |
| EP95103408A EP0671683A1 (en) | 1994-03-10 | 1995-03-09 | Improved circuit arrangement of data processing system |
| US08/401,609 US5752061A (en) | 1994-03-10 | 1995-03-09 | Arrangement of data processing system having plural arithmetic logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040087A JPH07248918A (ja) | 1994-03-10 | 1994-03-10 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07248918A true JPH07248918A (ja) | 1995-09-26 |
Family
ID=12571118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6040087A Pending JPH07248918A (ja) | 1994-03-10 | 1994-03-10 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5752061A (ja) |
| EP (1) | EP0671683A1 (ja) |
| JP (1) | JPH07248918A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69626596T2 (de) * | 1995-10-20 | 2003-12-18 | Toshiba Kawasaki Kk | Logische Schaltung, die nach dem Carry select Prinzip arbeitet |
| US6061521A (en) * | 1996-12-02 | 2000-05-09 | Compaq Computer Corp. | Computer having multimedia operations executable as two distinct sets of operations within a single instruction cycle |
| CN1100291C (zh) * | 1997-08-20 | 2003-01-29 | 松下电器产业株式会社 | 数据处理装置 |
| KR100821918B1 (ko) * | 2005-05-27 | 2008-04-16 | 전자부품연구원 | 데이터 경로의 재구성이 가능한 디지털 신호 처리기 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0072373B1 (en) * | 1981-08-19 | 1986-03-19 | International Business Machines Corporation | Improved microprocessor |
| US4901235A (en) * | 1983-10-28 | 1990-02-13 | Data General Corporation | Data processing system having unique multilevel microcode architecture |
| US4901267A (en) * | 1988-03-14 | 1990-02-13 | Weitek Corporation | Floating point circuit with configurable number of multiplier cycles and variable divide cycle ratio |
| GB9014811D0 (en) * | 1990-07-04 | 1990-08-22 | Pgc Limited | Computer |
| JP2504312B2 (ja) * | 1990-08-29 | 1996-06-05 | 三菱電機株式会社 | プライオリティエンコ―ダ及びそれを備えたデ―タ処理装置 |
| JP2959104B2 (ja) * | 1990-10-31 | 1999-10-06 | 日本電気株式会社 | 信号処理プロセッサ |
| KR950015181B1 (ko) * | 1991-07-01 | 1995-12-23 | 후지쓰 가부시끼가이샤 | 곱셈-합 연산장치 |
| DE69228975T2 (de) * | 1991-10-28 | 1999-11-18 | Eastman Kodak Co | Steuerungsschaltung zur Datenübertragung von einem VME-Bus zu einer SCSI-Platteneinheit |
| US5465374A (en) * | 1993-01-12 | 1995-11-07 | International Business Machines Corporation | Processor for processing data string by byte-by-byte |
| US5481693A (en) * | 1994-07-20 | 1996-01-02 | Exponential Technology, Inc. | Shared register architecture for a dual-instruction-set CPU |
| US5542109A (en) * | 1994-08-31 | 1996-07-30 | Exponential Technology, Inc. | Address tracking and branch resolution in a processor with multiple execution pipelines and instruction stream discontinuities |
-
1994
- 1994-03-10 JP JP6040087A patent/JPH07248918A/ja active Pending
-
1995
- 1995-03-09 US US08/401,609 patent/US5752061A/en not_active Expired - Fee Related
- 1995-03-09 EP EP95103408A patent/EP0671683A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5752061A (en) | 1998-05-12 |
| EP0671683A1 (en) | 1995-09-13 |
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