JP5382503B2 - ブランチング・プログラム・マシン及び並列プロセッサ - Google Patents
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Description
前記変数入力バスから入力変数を選択する入力セレクタと、
前記入力セレクタにより選択される入力変数が一時的に設定される入力レジスタと、
出力変数が設定される出力レジスタと、
前記出力レジスタに設定された出力変数が出力される変数出力バスと、
プログラムにおいて実行する各命令が記憶された命令メモリと、
命令メモリから順次読み出される命令が一時的に設定される命令レジスタと、
入力レジスタから読み出される入力変数と、命令レジスタから読み出される命令とに基づいて当該命令を実行する命令デコーダと、
次に読み出す命令の命令メモリ内のアドレス情報を記憶するプログラムカウンタと、
を備えたブランチング・プログラム・マシンであって、
前記命令メモリには、(1)参照する入力変数のインデックス、入力変数が0のときにジャンプする先の命令メモリのアドレス情報、及び入力変数が1のときにジャンプする先の命令メモリのアドレス情報を含む2アドレス2分岐命令、(2)参照する入力変数のインデックス、入力変数が第1の値のときにジャンプする先の命令メモリのアドレス情報、入力変数が第2の値のときにジャンプする先の命令メモリのアドレス情報、及び入力変数が第3の値のときにジャンプする先の命令メモリのアドレス情報を含む3アドレス4分岐命令、並びに、(3)出力先の出力レジスタのアドレス情報、及び出力データを含む出力命令の3種の命令を少なくとも含む命令系列が記憶され、前記プログラムカウンタに設定されたアドレス情報に従って該アドレス情報で指令されるアドレスに格納された命令を前記命令レジスタに出力するものであり、
前記命令デコーダは、(a)前記命令レジスタに設定された命令が前記2アドレス2分岐命令又は前記3アドレス4分岐命令の場合、当該命令で指定される入力変数のインデックスに基づき前記入力セレクタにより入力変数を選択して前記入力レジスタに設定し該入力レジスタに設定される入力変数の値に基づいて、当該命令で指定されるジャンプする先の命令メモリのアドレス情報を選択して前記プログラムカウンタに設定する処理を実行し、(b)前記命令レジスタに設定された命令が前記出力命令の場合、当該命令で指定される出力レジスタのアドレス情報に従って該アドレス情報で指令される前記出力レジスタのアドレスに、当該命令で指定される出力データを設定する処理を実行することを特徴とする。
複数の選択入力ノードと複数の選択出力ノードとを備え、前記各多段ブランチング・プログラム・マシンの前記各変数出力バスが前記各選択入力ノードに接続され、選択出力ノードの少なくとも一部が前記各多段ブランチング・プログラム・マシンの変数入力バスの一部に接続され、前記各選択入力ノードと前記各選択出力ノードとの接続を組み替え可能としたプログラマブル相互接続回路と、を備えたことを特徴とする。
(1)「RUNビット」は、1のときのみBM1のプログラムカウンタ10の更新が行われる。
(2)「IRQビット」は、1のとき割り込み信号が外部に送られる。
(3)「RCOPYビット」は、1のときダブルランク・フリップフロップのデータ転送が行われる。
(4)「ACTビット」は、1のとき後述するBM1を接続する回路を起動する。
(5)「FETCHビット」は1のとき入力レジスタ4に値が取り込まれる。
図1に示したMTBDDを実行する場合に命令メモリ7に格納される命令セットのコードは次表の通りである。
図2に示したQDDを実行する場合に命令メモリ7に格納される命令セットのコードは次表の通りである。
2 変数入力バス
3 入力セレクタ
4 入力レジスタ
5 レジスタ・ファイル
6 変数出力バス
7 命令メモリ
8 命令レジスタ
9 命令デコーダ
10 プログラムカウンタ
11 フラグ出力バス
20 多段ブランチング・プログラム・マシン
21 プログラマブル・ルーティング・ボックス
22 プログラマブル・ルーティング・ボックス
23 フラグレジスタ
24 出力レジスタ
30 並列プロセッサ
31 プログラマブル接続回路
32 ビットワイズAND/OR回路
33 ACT積演算回路
Claims (5)
- 複数の入力変数が入力される変数入力バスと、
入力選択レジスタと、
前記入力選択レジスタの設定値に従い前記変数入力バスから入力変数を選択する入力セレクタと、
前記入力セレクタにより選択される入力変数が一時的に設定される入力レジスタと、
出力変数が設定される出力レジスタと、
前記出力レジスタに設定された出力変数が出力される変数出力バスと、
プログラムにおいて実行する各命令が記憶された命令メモリと、
命令メモリから順次読み出される命令が一時的に設定される命令レジスタと、
入力レジスタから読み出される入力変数と、命令レジスタから読み出される命令とに基づいて当該命令を実行する命令デコーダと、
次に読み出す命令の命令メモリ内のアドレス情報を記憶するプログラムカウンタと、
を備え、
前記命令メモリには、(1)参照する入力変数のインデックス、入力変数が0のときにジャンプする先の命令メモリのアドレス情報、及び入力変数が1のときにジャンプする先の命令メモリのアドレス情報を含む2アドレス2分岐命令、(2)参照する入力変数のインデックス、入力変数が第1の値のときにジャンプする先の命令メモリのアドレス情報、入力変数が第2の値のときにジャンプする先の命令メモリのアドレス情報、及び入力変数が第3の値のときにジャンプする先の命令メモリのアドレス情報を含む3アドレス4分岐命令、並びに、(3)出力先の出力レジスタのアドレス情報、及び出力データを含む出力命令の3種の命令を少なくとも含む命令系列が記憶され、前記プログラムカウンタに設定されたアドレス情報に従って該アドレス情報で指令されるアドレスに格納された命令を前記命令レジスタに出力するものであり、
前記命令デコーダは、(a)前記命令レジスタに設定された命令が前記2アドレス2分岐命令又は前記3アドレス4分岐命令の場合、当該命令で指定される入力変数のインデックスに基づき前記入力選択レジスタに値を設定し、前記入力セレクタにより入力変数を選択して前記入力レジスタに設定し、当該入力レジスタに設定される入力変数の値に基づいて、当該命令で指定されるジャンプする先の命令メモリのアドレス情報を選択して前記プログラムカウンタに設定する処理を実行し、(b)前記命令レジスタに設定された命令が前記出力命令の場合、当該命令で指定される出力レジスタのアドレス情報に従って該アドレス情報で指令される前記出力レジスタのアドレスに、当該命令で指定される出力データを設定する処理を実行することを特徴とするブランチング・プログラム・マシン。
- 前記命令メモリに記憶された3アドレス4分岐命令は、参照する入力変数のインデックス、入力変数の値に対する分岐先アドレスの組み合わせを指定する機能選択フラグ、入力変数が第1の値のときにジャンプする先の命令メモリのアドレス情報ADDR0、入力変数が第2の値のときにジャンプする先の命令メモリのアドレス情報ADDR1、及び入力変数が第3の値のときにジャンプする先の命令メモリのアドレス情報ADDR2を含み、
前記命令デコーダは、前記命令レジスタに設定された命令が前記3アドレス4分岐命令の場合には、当該命令で指定される入力変数のインデックスに基づき前記入力セレクタにより入力変数を選択して前記入力レジスタに設定し、該入力レジスタに設定される入力変数の値が前記第1,第2,第3の値の場合、それぞれ、当該命令で指定されるジャンプする先の命令メモリの前記アドレス情報ADDR0,ADDR1,ADDR2を選択し、該入力レジスタに設定される入力変数の値が前記第1,第2,又は第3の値以外の場合、現在の命令のアドレスPの次のアドレス(P+1)のアドレス情報を選択して前記プログラムカウンタに設定する処理を実行すること
を特徴とする請求項1記載のブランチング・プログラム・マシン。 - 複数個の請求項1又は2に記載のブランチング・プログラム・マシンがカスケード接続され、後段の前記ブランチング・プログラム・マシンの変数入力バスの少なくとも一部には、前段の前記ブランチング・プログラム・マシンの前記変数出力バスが接続され、残りの変数入力バスには入力変数が入力されることを特徴とする多段ブランチング・プログラム・マシン。
- 前記各ブランチング・プログラム・マシンの前記変数出力バスは、プログラマブル・ルーティング・ボックスを介して後段のブランチング・プログラム・マシンの前記変数入力バスに接続されていることを特徴とする請求項3記載の多段ブランチング・プログラム・マシン。
- 複数個並列に接続された請求項3又は4記載の多段ブランチング・プログラム・マシンと、
複数の選択入力ノードと複数の選択出力ノードとを備え、前記各多段ブランチング・プログラム・マシンの前記各変数出力バスが前記各選択入力ノードに接続され、選択出力ノードの少なくとも一部が前記各多段ブランチング・プログラム・マシンの変数入力バスの一部に接続され、前記各選択入力ノードと前記各選択出力ノードとの接続を組み替え可能としたプログラマブル相互接続回路と、
を備えたことを特徴とする並列プロセッサ。
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JP2009049981A JP5382503B2 (ja) | 2009-03-03 | 2009-03-03 | ブランチング・プログラム・マシン及び並列プロセッサ |
Applications Claiming Priority (1)
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JP2009049981A JP5382503B2 (ja) | 2009-03-03 | 2009-03-03 | ブランチング・プログラム・マシン及び並列プロセッサ |
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JP2010204969A JP2010204969A (ja) | 2010-09-16 |
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Family Applications (1)
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JP2009049981A Expired - Fee Related JP5382503B2 (ja) | 2009-03-03 | 2009-03-03 | ブランチング・プログラム・マシン及び並列プロセッサ |
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