JPH04283834A - プロセッサのデータメモリ用アドレスジェネレータ - Google Patents
プロセッサのデータメモリ用アドレスジェネレータInfo
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- JPH04283834A JPH04283834A JP3239936A JP23993691A JPH04283834A JP H04283834 A JPH04283834 A JP H04283834A JP 3239936 A JP3239936 A JP 3239936A JP 23993691 A JP23993691 A JP 23993691A JP H04283834 A JPH04283834 A JP H04283834A
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- 239000013256 coordination polymer Substances 0.000 abstract description 14
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサのデータメ
モリ用アドレスジェネレータに関する。
モリ用アドレスジェネレータに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】プログ
ラマブルな電子システムは、通常は当該プロセッサに組
み込まれているプログラムコントローラから付与される
命令を実行するプロセッサを含んでいる。命令はしばし
ば、アドレス指定してデータメモリへと送られる出力デ
ータを、このデータメモリにやはり記憶され得る入力デ
ータから生成する演算を生起又は指令する。特定命令に
対するデータメモリの記憶場所のアドレスはアドレスジ
ェネレータによって供給される。
ラマブルな電子システムは、通常は当該プロセッサに組
み込まれているプログラムコントローラから付与される
命令を実行するプロセッサを含んでいる。命令はしばし
ば、アドレス指定してデータメモリへと送られる出力デ
ータを、このデータメモリにやはり記憶され得る入力デ
ータから生成する演算を生起又は指令する。特定命令に
対するデータメモリの記憶場所のアドレスはアドレスジ
ェネレータによって供給される。
【０００３】第１の公知のデータメモリアドレス指定法
として、直接アドレス指定法が有る。この方法では、ア
ドレスは、プログラムコントローラによって供給される
命令に含ませて直接的に供給される。
として、直接アドレス指定法が有る。この方法では、ア
ドレスは、プログラムコントローラによって供給される
命令に含ませて直接的に供給される。
【０００４】直接アドレス指定法は、非常に単純である
が、柔軟性の点で厳しい限界を有することが広く認めら
れている。その結果、所与のタスクをプロセッサが実行
するのに多数の命令が必要となることが多い。
が、柔軟性の点で厳しい限界を有することが広く認めら
れている。その結果、所与のタスクをプロセッサが実行
するのに多数の命令が必要となることが多い。
【０００５】第２の公知方法は間接アドレス指定法であ
る。この方法ではアドレスは、プログラムコントローラ
から供給される命令からアドレスジェネレータによって
算出される。間接アドレス指定法は、メモリ編成に大き
な柔軟性をもたらす。アドレスジェネレータは、クロッ
ク信号でクロックされる回路と、多数のセルを有する組
み合わせ回路とを含む。従ってアドレスジェネレータは
、例えばレジスタや算術論理演算ユニットを含んでも含
まなくても、比較的大型となる。
る。この方法ではアドレスは、プログラムコントローラ
から供給される命令からアドレスジェネレータによって
算出される。間接アドレス指定法は、メモリ編成に大き
な柔軟性をもたらす。アドレスジェネレータは、クロッ
ク信号でクロックされる回路と、多数のセルを有する組
み合わせ回路とを含む。従ってアドレスジェネレータは
、例えばレジスタや算術論理演算ユニットを含んでも含
まなくても、比較的大型となる。
【０００６】本発明は、直接アドレス指定と間接アドレ
ス指定との中間のアドレス指定を可能にするアドレスジ
ェネレータであって、間接アドレス指定法がもたらすよ
うな柔軟性は実現しないが、従来より小型となり、従っ
て従来より低いコストで得られるアドレスジェネレータ
を提供することを目的とする。
ス指定との中間のアドレス指定を可能にするアドレスジ
ェネレータであって、間接アドレス指定法がもたらすよ
うな柔軟性は実現しないが、従来より小型となり、従っ
て従来より低いコストで得られるアドレスジェネレータ
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、命令カウンタ
によってアドレス指定されたプログラムメモリから命令
を受け取り、かつ算術論理演算ユニットにアドレス指定
して送られるプログラム信号を発生するプログラムコン
トローラから制御語を受け取るべく構成されており、命
令カウンタはクロック信号で増分されかつプログラムコ
ントローラによってリセットされ、制御語が場所情報と
選択情報とを含んでおり、このプロセッサのデータメモ
リ用アドレスジェネレータは、場所情報のビットを含む
第１の部分と選択情報によって識別された現命令のアド
レスの選択された１組のビットから成る第２の部分とを
有するデータアドレスを発生する手段を備えている。
によってアドレス指定されたプログラムメモリから命令
を受け取り、かつ算術論理演算ユニットにアドレス指定
して送られるプログラム信号を発生するプログラムコン
トローラから制御語を受け取るべく構成されており、命
令カウンタはクロック信号で増分されかつプログラムコ
ントローラによってリセットされ、制御語が場所情報と
選択情報とを含んでおり、このプロセッサのデータメモ
リ用アドレスジェネレータは、場所情報のビットを含む
第１の部分と選択情報によって識別された現命令のアド
レスの選択された１組のビットから成る第２の部分とを
有するデータアドレスを発生する手段を備えている。
【０００８】本発明のプロセッサのデータメモリ用アド
レスジェネレータにおいて、選択情報は好ましくは、デ
ータアドレスの第２の部分のビットの可変個数ｅを指定
する拡張コードを含む。
レスジェネレータにおいて、選択情報は好ましくは、デ
ータアドレスの第２の部分のビットの可変個数ｅを指定
する拡張コードを含む。
【０００９】特別の一例において、本発明のアドレスジ
ェネレータはマルチプレクサの第１の群をさらに備えて
おり、これらの各マルチプレクサは、第１の入力で場所
情報の選択されたビットを受け取り、第２の入力で現命
令のアドレスの選択されたビットを受け取り、ｎを任意
の数とすると、ｎ番目のマルチプレクサは、ｎがｅより
大きい場合はその第１の入力にセットされ、ｎがｅ以下
である場合はその第２の入力にセットされ、データアド
レスの第２の部分は順位がｅ以下のマルチプレクサの出
力信号に基づいて設定され、データアドレスの第１の部
分は場所情報の選択されなかったビットと順位がｅより
大きいマルチプレクサの出力信号とに基づいて設定され
る。
ェネレータはマルチプレクサの第１の群をさらに備えて
おり、これらの各マルチプレクサは、第１の入力で場所
情報の選択されたビットを受け取り、第２の入力で現命
令のアドレスの選択されたビットを受け取り、ｎを任意
の数とすると、ｎ番目のマルチプレクサは、ｎがｅより
大きい場合はその第１の入力にセットされ、ｎがｅ以下
である場合はその第２の入力にセットされ、データアド
レスの第２の部分は順位がｅ以下のマルチプレクサの出
力信号に基づいて設定され、データアドレスの第１の部
分は場所情報の選択されなかったビットと順位がｅより
大きいマルチプレクサの出力信号とに基づいて設定され
る。
【００１０】本発明のアドレスジェネレータは好ましく
は、選択情報の拡張コードからマルチプレクサを制御す
る選択信号を生成するデコーダを含む。
は、選択情報の拡張コードからマルチプレクサを制御す
る選択信号を生成するデコーダを含む。
【００１１】有利なことに、本発明のアドレスジェネレ
ータにおいて、指標付けビット列が、現命令のアドレス
の各々順位数を割り当てられたビットの少なくとも幾つ
かを備えており、選択情報が、データアドレスの第２の
部分が指標付けビット列のｆ番目以降のビットから成る
ことを指定する演算コードをも備えている。
ータにおいて、指標付けビット列が、現命令のアドレス
の各々順位数を割り当てられたビットの少なくとも幾つ
かを備えており、選択情報が、データアドレスの第２の
部分が指標付けビット列のｆ番目以降のビットから成る
ことを指定する演算コードをも備えている。
【００１２】本発明のアドレスジェネレータは第２のマ
ルチプレクサ群を含む点でも好ましく、第２のマルチプ
レクサ群の任意のｎ番目のマルチプレクサはそのｋ番目
の入力において指標付けビット列の（ｎ＋ｋ−１）番目
のビットを受け取り、またその出力は第１のマルチプレ
クサ群のｎ番目のマルチプレクサの第２の入力に接続さ
れており、第２のマルチプレクサ群のマルチプレクサは
全て演算コードによってそのｆ番目の入力にセットされ
る。
ルチプレクサ群を含む点でも好ましく、第２のマルチプ
レクサ群の任意のｎ番目のマルチプレクサはそのｋ番目
の入力において指標付けビット列の（ｎ＋ｋ−１）番目
のビットを受け取り、またその出力は第１のマルチプレ
クサ群のｎ番目のマルチプレクサの第２の入力に接続さ
れており、第２のマルチプレクサ群のマルチプレクサは
全て演算コードによってそのｆ番目の入力にセットされ
る。
【００１３】本発明のアドレスジェネレータの好ましい
一例において、データアドレスの第２の部分は該アドレ
スの下位ビットから成るか、又は現命令のアドレスの連
続するビットから成る。
一例において、データアドレスの第２の部分は該アドレ
スの下位ビットから成るか、又は現命令のアドレスの連
続するビットから成る。
【００１４】本発明のアドレスジェネレータの第１の適
用例としては、２ｐ 個の命令のループの繰り返しの間
にデータアドレスを割り当てられたデータ項目のインク
リメントアドレス指定に係わり、この用途でデータアド
レスの第２の部分は前記ループの実行の度に１単位ずつ
増分され、またこの第２の部分は現命令のアドレスのｐ
番目以降のビットを備えている。
用例としては、２ｐ 個の命令のループの繰り返しの間
にデータアドレスを割り当てられたデータ項目のインク
リメントアドレス指定に係わり、この用途でデータアド
レスの第２の部分は前記ループの実行の度に１単位ずつ
増分され、またこの第２の部分は現命令のアドレスのｐ
番目以降のビットを備えている。
【００１５】本発明のアドレスジェネレータの第２の適
用例としては、２ｐ 個の命令のループの繰り返しの間
にデータアドレスを割り当てられたデータ項目のモジュ
ラアドレス指定に係わり、この用途ではデータアドレス
の第２の部分は前記ループの実行の度に２ｑ 単位ずつ
増分され、その際ｑはｐより小さく、この第２の部分は
現命令のアドレスの（ｐ−ｑ）番目以降のビットを備え
ている。
用例としては、２ｐ 個の命令のループの繰り返しの間
にデータアドレスを割り当てられたデータ項目のモジュ
ラアドレス指定に係わり、この用途ではデータアドレス
の第２の部分は前記ループの実行の度に２ｑ 単位ずつ
増分され、その際ｑはｐより小さく、この第２の部分は
現命令のアドレスの（ｐ−ｑ）番目以降のビットを備え
ている。
【００１６】本発明のアドレスジェネレータの第３の適
用例としては、２ｐ 個の命令のループをｒ回繰り返す
間にデータアドレスを割り当てられたデータ項目の増分
循環アドレス指定に係わり、この用途ではデータアドレ
スの第２の部分は所定数２ｓ をモジュロとして既に為
された前記ループの実行の回数に等しく、ｒは整数ｕと
２ｓ との積であり、前記第２の部分は現命令のアドレ
スのｐ番目から（ｐ＋ｓ−１）番目までのビットを備え
ている。
用例としては、２ｐ 個の命令のループをｒ回繰り返す
間にデータアドレスを割り当てられたデータ項目の増分
循環アドレス指定に係わり、この用途ではデータアドレ
スの第２の部分は所定数２ｓ をモジュロとして既に為
された前記ループの実行の回数に等しく、ｒは整数ｕと
２ｓ との積であり、前記第２の部分は現命令のアドレ
スのｐ番目から（ｐ＋ｓ−１）番目までのビットを備え
ている。
【００１７】本発明のアドレスジェネレータの第４の適
用例としては、２ｐ 個の命令のループをｒ回繰り返す
間にデータアドレスを割り当てられたデータ項目のモジ
ュラ循環アドレス指定に係わり、この用途ではデータア
ドレスの第２の部分は所定数２ｓ をモジュロとして数
２ｑ と既に為された前記ループの実行の回数との積で
あり、ｑはｐより小さく、ｒは整数ｕと２ｓ との積で
あり、第２の部分は現命令のアドレスの（ｐ−ｑ）番目
から（ｐ−ｑ＋ｓ−１）番目までのビットを備えている
。
用例としては、２ｐ 個の命令のループをｒ回繰り返す
間にデータアドレスを割り当てられたデータ項目のモジ
ュラ循環アドレス指定に係わり、この用途ではデータア
ドレスの第２の部分は所定数２ｓ をモジュロとして数
２ｑ と既に為された前記ループの実行の回数との積で
あり、ｑはｐより小さく、ｒは整数ｕと２ｓ との積で
あり、第２の部分は現命令のアドレスの（ｐ−ｑ）番目
から（ｐ−ｑ＋ｓ−１）番目までのビットを備えている
。
【００１８】
【実施例】本発明の様々な目的及び特徴は、添付図面を
参照しつつ以下に詳述する非限定的な例から明らかとな
ろう。
参照しつつ以下に詳述する非限定的な例から明らかとな
ろう。
【００１９】図１と図２とにおいて、同じ構成要素には
同じ参照符号を付してある。
同じ参照符号を付してある。
【００２０】本発明によるアドレスジェネレータを、図
１に示した公知構造のプロセッサの一構成要素として説
明する。図１のプロセッサは次の諸要素を備えている。
１に示した公知構造のプロセッサの一構成要素として説
明する。図１のプロセッサは次の諸要素を備えている。
【００２１】命令カウンタＣＩは、クロック信号Ｃｋの
各パルス毎に１単位ずつ増分される命令アドレスＡＩを
その出力において発生する。カウンタＣＩは後述するプ
ログラムコントローラＣＰによってリセットされる。
各パルス毎に１単位ずつ増分される命令アドレスＡＩを
その出力において発生する。カウンタＣＩは後述するプ
ログラムコントローラＣＰによってリセットされる。
【００２２】プログラムリードオンリメモリＲＯＭは、
命令カウンタＣＩから出力された命令アドレスＡＩによ
って識別された記憶場所に記憶された命令Ｉを発生する
。
命令カウンタＣＩから出力された命令アドレスＡＩによ
って識別された記憶場所に記憶された命令Ｉを発生する
。
【００２３】プログラムコントローラＣＰは、命令Ｉを
受け取り、従って命令カウンタＣＩのために初期値Ｖを
設定し得る。プログラムコントローラＣＰは、また、算
術論理演算ユニットＡＬＵへプログラム信号Ｐを送り、
ＡＬＵに付随したデータランダムアクセスメモリＲＡＭ
へ制御信号Ｃを送り、かつアドレスジェネレータＧＡへ
制御語ＭＣを送る。
受け取り、従って命令カウンタＣＩのために初期値Ｖを
設定し得る。プログラムコントローラＣＰは、また、算
術論理演算ユニットＡＬＵへプログラム信号Ｐを送り、
ＡＬＵに付随したデータランダムアクセスメモリＲＡＭ
へ制御信号Ｃを送り、かつアドレスジェネレータＧＡへ
制御語ＭＣを送る。
【００２４】算術論理演算ユニットＡＬＵは、データ項
目ＤをデータメモリＲＡＭの、データアドレスＡＤによ
って識別された記憶場所へ書き込むか又はその記憶場所
から読み出す。
目ＤをデータメモリＲＡＭの、データアドレスＡＤによ
って識別された記憶場所へ書き込むか又はその記憶場所
から読み出す。
【００２５】アドレスジェネレータＧＡは、このデータ
アドレスＡＤを発生する。公知のように、アドレスジェ
ネレータＧＡはプログラムコントローラＣＰからの制御
語ＭＣを受け取る。本発明によれば、アドレスジェネレ
ータＧＡは更に命令アドレスＡＩをも受け取る。
アドレスＡＤを発生する。公知のように、アドレスジェ
ネレータＧＡはプログラムコントローラＣＰからの制御
語ＭＣを受け取る。本発明によれば、アドレスジェネレ
ータＧＡは更に命令アドレスＡＩをも受け取る。
【００２６】制御語ＭＣは、データアドレスＡＤと同じ
フォーマットを有する場所情報ＩＥと、アドレスジェネ
レータＧＡを制御する選択情報ＩＳとを含む。従って制
御語ＭＣは、本発明が実施されない場合にプログラムコ
ントローラＣＰが直接アドレス指定のために発生する制
御語と同じ構造を有する。即ち、コントローラＣＰは変
更されていない。
フォーマットを有する場所情報ＩＥと、アドレスジェネ
レータＧＡを制御する選択情報ＩＳとを含む。従って制
御語ＭＣは、本発明が実施されない場合にプログラムコ
ントローラＣＰが直接アドレス指定のために発生する制
御語と同じ構造を有する。即ち、コントローラＣＰは変
更されていない。
【００２７】データアドレスＡＤは、場所情報ＩＥから
、該情報ＩＥのビットの幾つかを命令アドレスＡＩのビ
ットによって置き換えることによって生成される。この
演算は、選択情報ＩＳによって指定され、選択情報ＩＳ
は関連する場所情報ＩＥの個々のビットに関して、命令
アドレスＡＩのいずれのビットによって置き換えられる
べきであるかを指定する。従って、アドレスジェネレー
タＧＡは、データアドレスＡＤが場所情報ＩＥであり、
選択情報ＩＳがビットの置き換えを指定することはない
直接アドレス指定モードと、データアドレスＡＤが場所
情報ＩＥのビットと命令アドレスＡＩとの組み合わせで
ある計算アドレス指定モードとの２つのアドレス指定モ
ードを可能にする。
、該情報ＩＥのビットの幾つかを命令アドレスＡＩのビ
ットによって置き換えることによって生成される。この
演算は、選択情報ＩＳによって指定され、選択情報ＩＳ
は関連する場所情報ＩＥの個々のビットに関して、命令
アドレスＡＩのいずれのビットによって置き換えられる
べきであるかを指定する。従って、アドレスジェネレー
タＧＡは、データアドレスＡＤが場所情報ＩＥであり、
選択情報ＩＳがビットの置き換えを指定することはない
直接アドレス指定モードと、データアドレスＡＤが場所
情報ＩＥのビットと命令アドレスＡＩとの組み合わせで
ある計算アドレス指定モードとの２つのアドレス指定モ
ードを可能にする。
【００２８】非限定的な例として、アドレスジェネレー
タＧＡの実施例を以下に説明する。
タＧＡの実施例を以下に説明する。
【００２９】この例で、データアドレスＡＤは、各々の
ビットが同位の場所情報ビットに等しい上位ビットを備
えた第１の部分と、命令アドレスＡＩの一連の連続ビッ
トの形態である下位ビットを備えた第２の部分との２つ
の部分に分割される。
ビットが同位の場所情報ビットに等しい上位ビットを備
えた第１の部分と、命令アドレスＡＩの一連の連続ビッ
トの形態である下位ビットを備えた第２の部分との２つ
の部分に分割される。
【００３０】選択情報ＩＳは、この例では、拡張コード
と演算コードとの組み合わせである。拡張コードはデー
タアドレスＡＤの第２の部分を構成するビットの可変の
個数ｅを指定し、演算コードはデータアドレスＡＤの最
下位ビットであろう命令アドレスの第１ビットの順位を
指定する。
と演算コードとの組み合わせである。拡張コードはデー
タアドレスＡＤの第２の部分を構成するビットの可変の
個数ｅを指定し、演算コードはデータアドレスＡＤの最
下位ビットであろう命令アドレスの第１ビットの順位を
指定する。
【００３１】アドレスジェネレータＧＡは、例えば、図
２に示した回路の形態を有する。
２に示した回路の形態を有する。
【００３２】広く受け入れられている慣例に従い、語の
ビットは０から番号を付けられている。データアドレス
ＡＤは、ｂ個のビットＡＤ１ 〜ＡＤｂ から成り、こ
の添数字は１単位ずつ大きくなるビット順位を表す。デ
ータアドレスＡＤの最初のｍ個のビットは、第１のマル
チプレクサ群を構成するｍ個のマルチプレクサＭＡ１
〜ＭＡｍ によって供給される。ｍ番目より大きい順位
のビットは、場所情報と同位のビットである。
ビットは０から番号を付けられている。データアドレス
ＡＤは、ｂ個のビットＡＤ１ 〜ＡＤｂ から成り、こ
の添数字は１単位ずつ大きくなるビット順位を表す。デ
ータアドレスＡＤの最初のｍ個のビットは、第１のマル
チプレクサ群を構成するｍ個のマルチプレクサＭＡ１
〜ＭＡｍ によって供給される。ｍ番目より大きい順位
のビットは、場所情報と同位のビットである。
【００３３】アドレスジェネレータＧＡは拡張コードＥ
Ｃからｍ個の選択信号Ｓ１ 〜Ｓｍ を生成するデコー
ダＤＥＣを備えており、デコーダＤＥＣによって生成さ
れるこれら信号Ｓ１ 〜Ｓｍ はその添数字がデータア
ドレスＡＤの第２の部分のビット数ｅより大きい場合は
第１の状態に有り、ｅ以下の場合は第２の状態に有る。 数ｅは必ず数ｍ以下である。数値による例として、２番
目の選択信号Ｓ２ はｅが０又は１であれば第１の状態
となり、ｅが２以上であれば第２の状態となる。（数値
による例として、２番目の選択信号Ｓ２ はｅが２より
大きければ第１の状態となり、ｅが０、１、又は２の値
であれば第２の状態となる。）デコーダＤＥＣはｅが可
変である場合、即ち０及びｍではない値を有し得る場合
にのみ有用である。ｅが０又はｍである場合は、拡張コ
ードの任意の状態に関して全ての選択信号が同じ値を有
し、従って選択信号はただ１種となる。
Ｃからｍ個の選択信号Ｓ１ 〜Ｓｍ を生成するデコー
ダＤＥＣを備えており、デコーダＤＥＣによって生成さ
れるこれら信号Ｓ１ 〜Ｓｍ はその添数字がデータア
ドレスＡＤの第２の部分のビット数ｅより大きい場合は
第１の状態に有り、ｅ以下の場合は第２の状態に有る。 数ｅは必ず数ｍ以下である。数値による例として、２番
目の選択信号Ｓ２ はｅが０又は１であれば第１の状態
となり、ｅが２以上であれば第２の状態となる。（数値
による例として、２番目の選択信号Ｓ２ はｅが２より
大きければ第１の状態となり、ｅが０、１、又は２の値
であれば第２の状態となる。）デコーダＤＥＣはｅが可
変である場合、即ち０及びｍではない値を有し得る場合
にのみ有用である。ｅが０又はｍである場合は、拡張コ
ードの任意の状態に関して全ての選択信号が同じ値を有
し、従って選択信号はただ１種となる。
【００３４】従ってアドレスジェネレータＧＡは、第１
のマルチプレクサ群を構成するマルチプレクサＭＡ１
〜ＭＡｍ を含んでいる。１番目のマルチプレクサＭＡ
１ は１番目のデータアドレスビットＡＤ１ を発生し
、このビットＡＤ１ は、１番目の選択信号Ｓ１ が第
１の状態に有る場合はマルチプレクサＭＡ１ の第１の
入力に印加された場所情報ＩＥの１番目のビットＩＥ１
の値を取り、選択信号Ｓ１ が第２の状態に有る場合
はマルチプレクサＭＡ１ の第２の入力に印加された、
命令アドレスＡＩのビットの中から選択された１番目の
ビットＢＳ１ の値を取る。２番目のマルチプレクサＭ
Ａ２ は２番目のデータアドレスビットＡＤ２ を決定
し、このビットＡＤ２ は、２番目の選択信号Ｓ２ が
第１の状態に有る場合はマルチプレクサＭＡ２ の第１
の入力に印加された場所情報ＩＥの２番目のビットＩＥ
２ の値を取り、選択信号Ｓ２ が第２の状態に有る場
合はマルチプレクサＭＡ２ の第２の入力に印加された
、命令アドレスＡＩのビットの中から選択された２番目
のビットＢＳ２ の値を取る。その他のマルチプレクサ
ＭＡ３ 〜ＭＡｍ の特徴点は、これら最初の２つのマ
ルチプレクサＭＡ１ 及びＭＡ２ の特徴点から反復法
によって容易に推測される。マルチプレクサＭＡ１ 〜
ＭＡｍ の特徴点を通常のように一般化すると、ｎ番目
のマルチプレクサＭＡｎ （１≦ｎ≦ｍ）はｎ番目のデ
ータアドレスビットＡＤｎ を決定し、このビットＡＤ
ｎ は、ｎ番目の選択信号Ｓｎ が第１の状態に有る場
合はマルチプレクサＭＡｎ の第１の入力に印加された
場所情報ＩＥのｎ番目のビットＩＥｎ の値を取り、選
択信号Ｓｎ が第２の状態に有る場合はマルチプレクサ
ＭＡｎ の第２の入力に印加された、命令アドレスＡＩ
のビットの中から選択されたｎ番目のビットＢＳｎ の
値を取る。
のマルチプレクサ群を構成するマルチプレクサＭＡ１
〜ＭＡｍ を含んでいる。１番目のマルチプレクサＭＡ
１ は１番目のデータアドレスビットＡＤ１ を発生し
、このビットＡＤ１ は、１番目の選択信号Ｓ１ が第
１の状態に有る場合はマルチプレクサＭＡ１ の第１の
入力に印加された場所情報ＩＥの１番目のビットＩＥ１
の値を取り、選択信号Ｓ１ が第２の状態に有る場合
はマルチプレクサＭＡ１ の第２の入力に印加された、
命令アドレスＡＩのビットの中から選択された１番目の
ビットＢＳ１ の値を取る。２番目のマルチプレクサＭ
Ａ２ は２番目のデータアドレスビットＡＤ２ を決定
し、このビットＡＤ２ は、２番目の選択信号Ｓ２ が
第１の状態に有る場合はマルチプレクサＭＡ２ の第１
の入力に印加された場所情報ＩＥの２番目のビットＩＥ
２ の値を取り、選択信号Ｓ２ が第２の状態に有る場
合はマルチプレクサＭＡ２ の第２の入力に印加された
、命令アドレスＡＩのビットの中から選択された２番目
のビットＢＳ２ の値を取る。その他のマルチプレクサ
ＭＡ３ 〜ＭＡｍ の特徴点は、これら最初の２つのマ
ルチプレクサＭＡ１ 及びＭＡ２ の特徴点から反復法
によって容易に推測される。マルチプレクサＭＡ１ 〜
ＭＡｍ の特徴点を通常のように一般化すると、ｎ番目
のマルチプレクサＭＡｎ （１≦ｎ≦ｍ）はｎ番目のデ
ータアドレスビットＡＤｎ を決定し、このビットＡＤ
ｎ は、ｎ番目の選択信号Ｓｎ が第１の状態に有る場
合はマルチプレクサＭＡｎ の第１の入力に印加された
場所情報ＩＥのｎ番目のビットＩＥｎ の値を取り、選
択信号Ｓｎ が第２の状態に有る場合はマルチプレクサ
ＭＡｎ の第２の入力に印加された、命令アドレスＡＩ
のビットの中から選択されたｎ番目のビットＢＳｎ の
値を取る。
【００３５】本発明の、図２に示してない第１の形態で
は、命令アドレスＡＩから選択されたビットＢＳ１ 〜
ＢＳｍ は、アドレスＡＩの特定のビットである。
は、命令アドレスＡＩから選択されたビットＢＳ１ 〜
ＢＳｍ は、アドレスＡＩの特定のビットである。
【００３６】図２に示した本発明の付加的な特徴によれ
ば、選択されるビットＢＳ１ 〜ＢＳｍ の各々は、以
下に述べるように、命令アドレスＡＩの幾つかのビット
のうちの１つの値を指令により取り得る。
ば、選択されるビットＢＳ１ 〜ＢＳｍ の各々は、以
下に述べるように、命令アドレスＡＩの幾つかのビット
のうちの１つの値を指令により取り得る。
【００３７】命令アドレスＡＩのビットの全部又は一部
から、指標付けビット列が構成される。指標付けビット
列を構成するビットは、文字“ＡＩ”にこれらのビット
の指標付けビット列内での順位を表す添数字１〜ｇを付
して示す。所与の添数字のビットとして、命令アドレス
ＡＩ内での順位の数字が当該添数字より１つ小さいビッ
トを選択することが有利である。このような方法は単な
る例であり、唯一の可能な選択方法でないことは明らか
である。
から、指標付けビット列が構成される。指標付けビット
列を構成するビットは、文字“ＡＩ”にこれらのビット
の指標付けビット列内での順位を表す添数字１〜ｇを付
して示す。所与の添数字のビットとして、命令アドレス
ＡＩ内での順位の数字が当該添数字より１つ小さいビッ
トを選択することが有利である。このような方法は単な
る例であり、唯一の可能な選択方法でないことは明らか
である。
【００３８】アドレスジェネレータＧＡは、第１の群の
マルチプレクサＭＡ１ 〜ＭＡｍ と同数のマルチプレ
クサＭＢ１ 〜ＭＢｍ から成る第２のマルチプレクサ
群を含んでおり、マルチプレクサＭＢ１ 〜ＭＢｍ は
、各々ｔ個の入力を有する。１番目のマルチプレクサＭ
Ｂ１ はそのｆ番目の入力に印加されたビットを選択さ
れた１番目のビットＢＳ１ として出力し、このような
選択はｆ番目の入力を指定する演算コードＯＣに応答し
て行なわれる。マルチプレクサＭＢ１ は、１番目の入
力で指標付けビット列の１番目のビットＡＩ１ を受け
取り、２番目の入力でこのビット列の２番目のビットＡ
Ｉ２ を受け取り、このようにしてそのｔ番目の入力で
は指標付けビット列のｔ番目のビットＡＩｔ を受け取
る。同様に、２番目のマルチプレクサＭＢ２ はそのｆ
番目の入力に付与されたビットを選択された２番目のビ
ットＢＳ２ として出力する。 マルチプレクサＭＢ２ の各入力には指標付けビット列
の、当該入力の順位より１つ上位のビットが印加され、
従ってマルチプレクサＭＢ２ の１番目の入力は指標付
けビット列の２番目のビットＡＩ２ を受け取り、２番
目の入力はこのビット列の３番目のビットＡＩ３ を受
け取り、このようにしてそのｔ番目の入力は指標付けビ
ット列の（ｔ＋１）番目のビットＡＩｔ＋１ を受け取
る。その他のマルチプレクサＭＢ３ 〜ＭＢｍ の特徴
点は、これら最初の２つのマルチプレクサＭＢ１ 及び
ＭＢ２ の特徴点から反復法によって容易に推測される
。
マルチプレクサＭＡ１ 〜ＭＡｍ と同数のマルチプレ
クサＭＢ１ 〜ＭＢｍ から成る第２のマルチプレクサ
群を含んでおり、マルチプレクサＭＢ１ 〜ＭＢｍ は
、各々ｔ個の入力を有する。１番目のマルチプレクサＭ
Ｂ１ はそのｆ番目の入力に印加されたビットを選択さ
れた１番目のビットＢＳ１ として出力し、このような
選択はｆ番目の入力を指定する演算コードＯＣに応答し
て行なわれる。マルチプレクサＭＢ１ は、１番目の入
力で指標付けビット列の１番目のビットＡＩ１ を受け
取り、２番目の入力でこのビット列の２番目のビットＡ
Ｉ２ を受け取り、このようにしてそのｔ番目の入力で
は指標付けビット列のｔ番目のビットＡＩｔ を受け取
る。同様に、２番目のマルチプレクサＭＢ２ はそのｆ
番目の入力に付与されたビットを選択された２番目のビ
ットＢＳ２ として出力する。 マルチプレクサＭＢ２ の各入力には指標付けビット列
の、当該入力の順位より１つ上位のビットが印加され、
従ってマルチプレクサＭＢ２ の１番目の入力は指標付
けビット列の２番目のビットＡＩ２ を受け取り、２番
目の入力はこのビット列の３番目のビットＡＩ３ を受
け取り、このようにしてそのｔ番目の入力は指標付けビ
ット列の（ｔ＋１）番目のビットＡＩｔ＋１ を受け取
る。その他のマルチプレクサＭＢ３ 〜ＭＢｍ の特徴
点は、これら最初の２つのマルチプレクサＭＢ１ 及び
ＭＢ２ の特徴点から反復法によって容易に推測される
。
【００３９】マルチプレクサＭＢ１ 〜ＭＢｍ の特徴
点を通常のように一般化すると、ｎ番目のマルチプレク
サＭＢｎ はそのｋ番目（１≦ｋ≦ｔ）の入力において
指標付けビット列の（ｎ＋ｋ−１）番目のビットを受け
取り、かつ演算コードＯＣに応答してそのｆ番目の入力
に付与されたビットをｎ番目の選択されたビットＢＳｎ
として出力する。指標付けビット列のビット数ｇは第
２群のマルチプレクサの数ｍと個々のマルチプレクサの
入力の数ｔとの和に等しいことが留意される。
点を通常のように一般化すると、ｎ番目のマルチプレク
サＭＢｎ はそのｋ番目（１≦ｋ≦ｔ）の入力において
指標付けビット列の（ｎ＋ｋ−１）番目のビットを受け
取り、かつ演算コードＯＣに応答してそのｆ番目の入力
に付与されたビットをｎ番目の選択されたビットＢＳｎ
として出力する。指標付けビット列のビット数ｇは第
２群のマルチプレクサの数ｍと個々のマルチプレクサの
入力の数ｔとの和に等しいことが留意される。
【００４０】上述のような構造を有する本発明のアドレ
スジェネレータの種々の可能な適用例を以下に説明する
。
スジェネレータの種々の可能な適用例を以下に説明する
。
【００４１】本発明のアドレスジェネレータはまず、既
に述べたようにデータメモリＲＡＭの直接アドレス指定
を行う場合に適用され得る。プログラムコントローラＣ
Ｐは拡張コードＥＣを数ｅがゼロとなるように、即ちデ
ータアドレスＡＤの第２の部分が無くなるように生成し
、従ってデータアドレスＡＤは場所情報ＩＥに等しくな
る。
に述べたようにデータメモリＲＡＭの直接アドレス指定
を行う場合に適用され得る。プログラムコントローラＣ
Ｐは拡張コードＥＣを数ｅがゼロとなるように、即ちデ
ータアドレスＡＤの第２の部分が無くなるように生成し
、従ってデータアドレスＡＤは場所情報ＩＥに等しくな
る。
【００４２】本発明のアドレスジェネレータは、データ
メモリＲＡＭのアドレス指定を命令ループ実行の一環と
して行なうことにも有利に用いられ得る。ループを構成
する命令の数が２の累乗（２ｐ ）である命令ループと
関係付けられたインクリメントアドレス指定、モジュラ
アドレス指定、及び循環アドレス指定の３つの例につい
て特に詳述する。
メモリＲＡＭのアドレス指定を命令ループ実行の一環と
して行なうことにも有利に用いられ得る。ループを構成
する命令の数が２の累乗（２ｐ ）である命令ループと
関係付けられたインクリメントアドレス指定、モジュラ
アドレス指定、及び循環アドレス指定の３つの例につい
て特に詳述する。
【００４３】命令ループは、命令カウンタＣＩがスター
ト値Ｖにリセットされることによって始まる。命令アド
レスＡＩは新しい命令毎に１単位ずつ増分される。
ト値Ｖにリセットされることによって始まる。命令アド
レスＡＩは新しい命令毎に１単位ずつ増分される。
【００４４】インクリメントアドレス指定は、データア
ドレスＡＤを命令ループ実行の度に１単位ずつ増分する
ことによって行なわれる。そのために、プログラムコン
トローラＣＰは演算コードＯＣを、第２群のマルチプレ
クサＭＢ１ 〜ＭＢｍ がいずれもそのｐ番目の入力を
選択するように生成する。データアドレスＡＤの上位ビ
ットは場所情報ＩＥのビットである。データアドレスＡ
Ｄの下位ビットは命令アドレスＡＩのｐ番目以降の一連
のビットである。
ドレスＡＤを命令ループ実行の度に１単位ずつ増分する
ことによって行なわれる。そのために、プログラムコン
トローラＣＰは演算コードＯＣを、第２群のマルチプレ
クサＭＢ１ 〜ＭＢｍ がいずれもそのｐ番目の入力を
選択するように生成する。データアドレスＡＤの上位ビ
ットは場所情報ＩＥのビットである。データアドレスＡ
Ｄの下位ビットは命令アドレスＡＩのｐ番目以降の一連
のビットである。
【００４５】プログラムコントローラＣＰは、拡張コー
ドＥＣにおいてこの一連のビットの個数も指定する。
ドＥＣにおいてこの一連のビットの個数も指定する。
【００４６】モジュラアドレス指定は、データアドレス
ＡＤを命令ループ実行の度に２の累乗（２ｑ ）ずつ増
分することによって行なわれ、その際ｑの値はｐの値よ
り小さい。モジュラアドレス指定実施のためには、プロ
グラムコントローラＣＰは演算コードＯＣを、第２群の
マルチプレクサＭＢ１ 〜ＭＢｍ がいずれもその（ｐ
−ｑ）番目の入力を選択するように生成する。データア
ドレスＡＤの上位ビットは場所情報のビットである。デ
ータアドレスＡＤの下位ビットは命令アドレスＡＩの（
ｐ−ｑ）番目以降の一連のビットである。プログラムコ
ントローラＣＰは拡張コードＥＣにおいてこの一連のビ
ットの個数も指定する。
ＡＤを命令ループ実行の度に２の累乗（２ｑ ）ずつ増
分することによって行なわれ、その際ｑの値はｐの値よ
り小さい。モジュラアドレス指定実施のためには、プロ
グラムコントローラＣＰは演算コードＯＣを、第２群の
マルチプレクサＭＢ１ 〜ＭＢｍ がいずれもその（ｐ
−ｑ）番目の入力を選択するように生成する。データア
ドレスＡＤの上位ビットは場所情報のビットである。デ
ータアドレスＡＤの下位ビットは命令アドレスＡＩの（
ｐ−ｑ）番目以降の一連のビットである。プログラムコ
ントローラＣＰは拡張コードＥＣにおいてこの一連のビ
ットの個数も指定する。
【００４７】循環アドレス指定はインクリメントアドレ
ス指定やモジュラアドレス指定の変形である。
ス指定やモジュラアドレス指定の変形である。
【００４８】増分循環アドレス指定は、命令ループがｒ
回繰り返され、その際ｒは整数ｕと２の累乗（２ｓ ）
との積である場合に用いられる。命令ループの最初の２
ｓ 回の実行において、データアドレスＡＤは１回の実
行毎に１単位ずつ増分される。次の２ｓ 回の実行では
、データアドレスＡＤは１回の実行毎に２ｓ 回前の実
行の時に有した値を取る。このような値決定がｒ回の実
行が完了するまで継続される。即ち、データアドレスＡ
Ｄの第２の部分は２ｓ をモジュロとして既に為された
命令ループの実行の回数に等しい。インクリメント循環
アドレス指定実施のためには、プログラムコントローラ
ＣＰは演算コードＯＣを、第２群のマルチプレクサＭＢ
１ 〜ＭＢｍ がいずれもそのｐ番目の入力を選択する
ように生成し、かつ拡張コードＥＣを、第１のマルチプ
レクサ群の最初のｓ個のマルチプレクサＭＡ１ 〜ＭＡ
ｓ が選択されたビットＢＳ１〜ＢＳｓ を転送し、第
１群のその他のマルチプレクサは場所情報ＩＥの対応す
るビットを転送するように生成する。
回繰り返され、その際ｒは整数ｕと２の累乗（２ｓ ）
との積である場合に用いられる。命令ループの最初の２
ｓ 回の実行において、データアドレスＡＤは１回の実
行毎に１単位ずつ増分される。次の２ｓ 回の実行では
、データアドレスＡＤは１回の実行毎に２ｓ 回前の実
行の時に有した値を取る。このような値決定がｒ回の実
行が完了するまで継続される。即ち、データアドレスＡ
Ｄの第２の部分は２ｓ をモジュロとして既に為された
命令ループの実行の回数に等しい。インクリメント循環
アドレス指定実施のためには、プログラムコントローラ
ＣＰは演算コードＯＣを、第２群のマルチプレクサＭＢ
１ 〜ＭＢｍ がいずれもそのｐ番目の入力を選択する
ように生成し、かつ拡張コードＥＣを、第１のマルチプ
レクサ群の最初のｓ個のマルチプレクサＭＡ１ 〜ＭＡ
ｓ が選択されたビットＢＳ１〜ＢＳｓ を転送し、第
１群のその他のマルチプレクサは場所情報ＩＥの対応す
るビットを転送するように生成する。
【００４９】モジュラ循環アドレス指定も、命令ループ
がｒ回繰り返され、その際ｒは整数ｕと２の累乗（２ｓ
）との積である場合に用いられる。
がｒ回繰り返され、その際ｒは整数ｕと２の累乗（２ｓ
）との積である場合に用いられる。
【００５０】しかし、命令ループの最初の２ｓ 回の実
行においてデータアドレスＡＤは、１回の実行毎に２の
累乗（２ｓ ）ずつ増分される。次の２ｓ 回の実行で
は、データアドレスＡＤは１回の実行毎に２ｓ 回前の
実行の時に有した値を取り、このような値決定がｒ回の
実行が完了するまで継続される。即ち、データアドレス
ＡＤの第２の部分は２ｓ をモジュロとして既に為され
た命令ループの実行の回数と２ｑ との積に等しい。
行においてデータアドレスＡＤは、１回の実行毎に２の
累乗（２ｓ ）ずつ増分される。次の２ｓ 回の実行で
は、データアドレスＡＤは１回の実行毎に２ｓ 回前の
実行の時に有した値を取り、このような値決定がｒ回の
実行が完了するまで継続される。即ち、データアドレス
ＡＤの第２の部分は２ｓ をモジュロとして既に為され
た命令ループの実行の回数と２ｑ との積に等しい。
【００５１】モジュロ循環アドレス指定実施のためには
、プログラムコントローラＣＰは演算コードＯＣを、第
２群のマルチプレクサＭＢ１ 〜ＭＢｍ がいずれもそ
の（ｐ−ｑ）番目の入力を選択するように生成し、かつ
拡張コードＥＣを、第１のマルチプレクサ群の最初のｓ
個のマルチプレクサＭＡ１ 〜ＭＡｓ が選択されたビ
ットＢＳ１ 〜ＢＳｓ を転送し、第１群のその他のマ
ルチプレクサは場所情報ＩＥの対応するビットを転送す
るように生成する。
、プログラムコントローラＣＰは演算コードＯＣを、第
２群のマルチプレクサＭＢ１ 〜ＭＢｍ がいずれもそ
の（ｐ−ｑ）番目の入力を選択するように生成し、かつ
拡張コードＥＣを、第１のマルチプレクサ群の最初のｓ
個のマルチプレクサＭＡ１ 〜ＭＡｓ が選択されたビ
ットＢＳ１ 〜ＢＳｓ を転送し、第１群のその他のマ
ルチプレクサは場所情報ＩＥの対応するビットを転送す
るように生成する。
【００５２】本発明によるアドレスジェネレータの適用
の一例を説明し、それによって上述のアドレス指定法の
幾つかを解説する。
の一例を説明し、それによって上述のアドレス指定法の
幾つかを解説する。
【００５３】プロセッサは対のデジタル標本値Ａ（ｉ）
、Ｂ（ｉ）を受け取り、その際ｉは値として１〜１６０
の全ての整数を連続的に取る。
、Ｂ（ｉ）を受け取り、その際ｉは値として１〜１６０
の全ての整数を連続的に取る。
【００５４】プロセッサは、連続する１６個のこれら標
本値の平均値、
本値の平均値、
【００５５】
【数１】
【００５６】を求めなければならない。
【００５７】この数１の式中、ｊは０〜９の全ての整数
をとり、またｉは（１６・ｊ＋ｋ）に等しい。
をとり、またｉは（１６・ｊ＋ｋ）に等しい。
【００５８】プロセッサはまた、Ａ（ｉ）及びＢ（ｉ）
からＡｏ及びＢｏをそれぞれ減算することによって、補
正標本値Ａｃ（ｉ）、Ｂｃ（ｉ）を Ａｃ（ｉ）＝Ａ（ｉ）−Ａｏ Ｂｃ（ｉ）＝Ｂ（ｉ）−Ｂｏ のごとく求めなければならない。
からＡｏ及びＢｏをそれぞれ減算することによって、補
正標本値Ａｃ（ｉ）、Ｂｃ（ｉ）を Ａｃ（ｉ）＝Ａ（ｉ）−Ａｏ Ｂｃ（ｉ）＝Ｂ（ｉ）−Ｂｏ のごとく求めなければならない。
【００５９】プロセッサによって行なわれなければなら
ない演算は全て一連の命令の形態に翻訳され得、それら
の命令では、通常、等号左側の項が、例えば加算器又は
乗算器などの演算子出力レジスタを識別するか、又はデ
ータメモリの、等号右側の演算の結果が記憶される場所
を識別する。この一連の命令は２つのループ、即ちルー
プ１及びループ２を含む。
ない演算は全て一連の命令の形態に翻訳され得、それら
の命令では、通常、等号左側の項が、例えば加算器又は
乗算器などの演算子出力レジスタを識別するか、又はデ
ータメモリの、等号右側の演算の結果が記憶される場所
を識別する。この一連の命令は２つのループ、即ちルー
プ１及びループ２を含む。
【００６０】初期化段階
Ｌｏｏｐ １： ｆｏｒ ｊ＝０ ｔｏ ９
， ｄｏＬｏｏｐ ２： ｆｏｒ ｋ＝１
ｔｏ １６， ｄｏＡ（ｊ）＝Ａ（ｊ）＋Ａ（ｉ） Ａ（ｉ）＝Ａ（ｉ）＋Ａｏ Ｂ（ｊ）＝Ｂ（ｊ）＋Ｂ（ｉ） Ｂ（ｉ）＝Ｂ（ｉ）＋Ｂｏ Ｅｎｄ ｌｏｏｐ ２ Ｅｎｄ ｌｏｏｐ １ データメモリは、第１の部分として、データＡ（ｊ）を
保有し、このデータＡ（ｊ）は１０個の連続するアドレ
スによって識別される記憶場所にｊを増すべく記憶され
、第２の部分として、データＢ（ｊ）を保有し、このデ
ータＢ（ｊ）は１０個の連続するアドレスによって識別
される記憶場所にｊを増すべく記憶され、第３の部分と
して、データＡ（ｉ）及びＢ（ｉ）を保有し、これらの
データＡ（ｉ）及びＢ（ｉ）は３２０個の連続するアド
レスによって識別される記憶場所にｉを増すべく交互に
記憶され、従ってｉがいかなる値であろうとＡ（ｉ）の
直後にはＢ（ｉ）が現れ、第４の部分として、データＡ
ｏ及びＢｏを保有し、これらのデータＡｏ及びＢｏは任
意の記憶場所に記憶される。
， ｄｏＬｏｏｐ ２： ｆｏｒ ｋ＝１
ｔｏ １６， ｄｏＡ（ｊ）＝Ａ（ｊ）＋Ａ（ｉ） Ａ（ｉ）＝Ａ（ｉ）＋Ａｏ Ｂ（ｊ）＝Ｂ（ｊ）＋Ｂ（ｉ） Ｂ（ｉ）＝Ｂ（ｉ）＋Ｂｏ Ｅｎｄ ｌｏｏｐ ２ Ｅｎｄ ｌｏｏｐ １ データメモリは、第１の部分として、データＡ（ｊ）を
保有し、このデータＡ（ｊ）は１０個の連続するアドレ
スによって識別される記憶場所にｊを増すべく記憶され
、第２の部分として、データＢ（ｊ）を保有し、このデ
ータＢ（ｊ）は１０個の連続するアドレスによって識別
される記憶場所にｊを増すべく記憶され、第３の部分と
して、データＡ（ｉ）及びＢ（ｉ）を保有し、これらの
データＡ（ｉ）及びＢ（ｉ）は３２０個の連続するアド
レスによって識別される記憶場所にｉを増すべく交互に
記憶され、従ってｉがいかなる値であろうとＡ（ｉ）の
直後にはＢ（ｉ）が現れ、第４の部分として、データＡ
ｏ及びＢｏを保有し、これらのデータＡｏ及びＢｏは任
意の記憶場所に記憶される。
【００６１】このデータメモリは、データＡｏ及びＢｏ
に関しては直接アドレス指定モードでアクセスされ、デ
ータＡ（ｊ）及びＢ（ｊ）に関してはインクリメントア
ドレス指定モードでアクセスされ、その際データアドレ
スＡＤの第２の部分は拡張コードＥＣの指定によって４
個のビットから成り、またこのアドレスＡＤの最下位ビ
ットは演算コードＯＣの指定によって命令カウンタＣＩ
から６番目に送られてくるビットで、なぜならループ１
は２６ 個の命令から成るからであり、更にアドレスＡ
Ｄの第１の部分は場所情報ＩＥのビットによって構成さ
れ、データＡ（ｉ）及びＢ（ｉ）に関してはモジュラア
ドレス指定モードでアクセスされ、その際データアドレ
スＡＤの第２の部分は９個のビットから成り、またこの
アドレスＡＤの最下位ビットは命令カウンタＣＩから１
番目に送られてくるビットであり、従って２２ 個の命
令から成るループ２の実行の度に２単位ずつ増大し、更
にアドレスＡＤの第１の部分は場所情報ＩＥのビットに
よって構成され、かつこの場合Ａ（ｉ）とＢ（ｉ）とで
同じであり得る。
に関しては直接アドレス指定モードでアクセスされ、デ
ータＡ（ｊ）及びＢ（ｊ）に関してはインクリメントア
ドレス指定モードでアクセスされ、その際データアドレ
スＡＤの第２の部分は拡張コードＥＣの指定によって４
個のビットから成り、またこのアドレスＡＤの最下位ビ
ットは演算コードＯＣの指定によって命令カウンタＣＩ
から６番目に送られてくるビットで、なぜならループ１
は２６ 個の命令から成るからであり、更にアドレスＡ
Ｄの第１の部分は場所情報ＩＥのビットによって構成さ
れ、データＡ（ｉ）及びＢ（ｉ）に関してはモジュラア
ドレス指定モードでアクセスされ、その際データアドレ
スＡＤの第２の部分は９個のビットから成り、またこの
アドレスＡＤの最下位ビットは命令カウンタＣＩから１
番目に送られてくるビットであり、従って２２ 個の命
令から成るループ２の実行の度に２単位ずつ増大し、更
にアドレスＡＤの第１の部分は場所情報ＩＥのビットに
よって構成され、かつこの場合Ａ（ｉ）とＢ（ｉ）とで
同じであり得る。
【図１】本発明によるアドレスジェネレータを具備した
公知プロセッサのブロック図である。
公知プロセッサのブロック図である。
【図２】本発明によるアドレスジェネレータの一例のブ
ロック図である。
ロック図である。
ＧＡ アドレスジェネレータ
ＲＡＭ データメモリ
ＣＰ プログラムコントローラ
ＲＯＭ プログラムメモリ
ＣＩ 命令カウンタ
ＡＬＵ 算術論理演算ユニット
Claims (12)
- 【請求項１】 命令カウンタによってアドレス指定さ
れたプログラムメモリから命令を受け取り、かつ算術論
理演算ユニットにアドレス指定して送られるプログラム
信号を発生するプログラムコントローラから制御語を受
け取るべく構成されており、前記命令カウンタはクロッ
ク信号で増分されかつ前記プログラムコントローラによ
ってリセットされ、前記制御語が場所情報と選択情報と
を含んでおり、前記場所情報のビットを含む第１の部分
と前記選択情報によって識別された現命令のアドレスの
選択された１組のビットから成る第２の部分とを有する
データアドレスを発生する手段を備えたことを特徴とす
る、プロセッサのデータメモリ用アドレスジェネレータ
。 - 【請求項２】 前記選択情報が前記第２の部分のビッ
トの可変の数ｅを指定する拡張コードを備えたことを特
徴とする請求項１に記載の、プロセッサのデータメモリ
用アドレスジェネレータ。 - 【請求項３】 マルチプレクサの第１の群をさらに備
えており、該各マルチプレクサは、第１の入力で前記場
所情報の選択されたビットを受け取り、第２の入力で現
命令のアドレスの選択されたビットを受け取り、ｎを任
意の数とすると、ｎ番目のマルチプレクサは、ｎがｅよ
り大きい場合はその第１の入力にセットされ、ｎがｅ以
下である場合はその第２の入力にセットされ、データア
ドレスの前記第２の部分は順位がｅ以下のマルチプレク
サの出力信号に基づいて設定され、該データアドレスの
前記第１の部分は前記場所情報の選択されなかったビッ
トと順位がｅより大きいマルチプレクサの出力信号とに
基づいて設定されることを特徴とする請求項２に記載の
、プロセッサのデータメモリ用アドレスジェネレータ。 - 【請求項４】 前記拡張コードから前記マルチプレク
サを制御する選択信号を生成するデコーダをさらに備え
たことを特徴とする請求項３に記載の、プロセッサのデ
ータメモリ用アドレスジェネレータ。 - 【請求項５】 指標付けビット列が、現命令のアドレ
スの各々順位数を割り当てられたビットの少なくとも幾
つかを備えており、前記選択情報が、データアドレスの
前記第２の部分が指標付けビット列のｆ番目以降のビッ
トから成ることを指定する演算コードをも備えているこ
とを特徴とする請求項３又は４に記載の、プロセッサの
データメモリ用アドレスジェネレータ。 - 【請求項６】 マルチプレクサの第２の群をさらに備
えており、ｎを任意の数とすると、該マルチプレクサ群
のｎ番目のマルチプレクサはそのｋ番目の入力において
指標付けビット列の（ｎ＋ｋ−１）番目のビットを受け
取り、またその出力は前記第１の群のｎ番目のマルチプ
レクサの第２の入力に接続されており、前記第２の群の
マルチプレクサは全て前記演算コードによってそのｆ番
目の入力にセットされることを特徴とする請求項５に記
載の、プロセッサのデータメモリ用アドレスジェネレー
タ。 - 【請求項７】 前記データアドレスの前記第２の部分
が該アドレスの下位ビットから成ることを特徴とする請
求項１から６のいずれか１項に記載の、プロセッサのデ
ータメモリ用アドレスジェネレータ。 - 【請求項８】 前記データアドレスの前記第２の部分
が現命令の前記アドレスの連続するビットから成ること
を特徴とする請求項１から７のいずれか１項に記載の、
プロセッサのデータメモリ用アドレスジェネレータ。 - 【請求項９】 命令カウンタによってアドレス指定さ
れたプログラムメモリから命令を受け取り、かつ算術論
理演算ユニットにアドレス指定して送られるプログラム
信号を発生するプログラムコントローラから制御語を受
け取るべく構成されており、前記命令カウンタはクロッ
ク信号で増分されかつ前記プログラムコントローラによ
ってリセットされ、前記制御語が場所情報と選択情報と
を含んでおり、前記場所情報のビットを含む第１の部分
と前記選択情報によって識別された現命令のアドレスの
選択された１組のビットから成る第２の部分とを有する
データアドレスを発生する手段を備えており、２ｐ 個
の命令のループの繰り返しの間に前記データアドレスを
割り当てられたデータ項目のインクリメントアドレス指
定に適用されるデータメモリ用アドレスジェネレータで
あって、データアドレスの第２の部分が前記ループの実
行の度に１単位ずつ増分され、前記第２の部分が現命令
のアドレスのｐ番目以降のビットから成っていることを
特徴とする、プロセッサのデータメモリ用アドレスジェ
ネレータ。 - 【請求項１０】 命令カウンタによってアドレス指定
されたプログラムメモリから命令を受け取り、かつ算術
論理演算ユニットにアドレス指定して送られるプログラ
ム信号を発生するプログラムコントローラから制御語を
受け取るべく構成されており、前記命令カウンタはクロ
ック信号で増分されかつ前記プログラムコントローラに
よってリセットされ、前記制御語が場所情報と選択情報
とを含んでおり、前記場所情報のビットを含む第１の部
分と前記選択情報によって識別された現命令のアドレス
の選択された１組のビットから成る第２の部分とを有す
るデータアドレスを発生する手段を備えており、２ｐ
個の命令のループの繰り返しの間に前記データアドレス
を割り当てられたデータ項目のモジュラアドレス指定に
適用されるデータメモリ用アドレスジェネレータであっ
て、データアドレスの第２の部分が前記ループの実行の
度に２ｑ 単位ずつ増分され、ｑがｐより小さく、前記
第２の部分が現命令のアドレスの（ｐ−ｑ）番目以降の
ビットを備えていることを特徴とする、プロセッサのデ
ータメモリ用アドレスジェネレータ。 - 【請求項１１】 命令カウンタによってアドレス指定
されたプログラムメモリから命令を受け取り、かつ算術
論理演算ユニットにアドレス指定して送られるプログラ
ム信号を発生するプログラムコントローラから制御語を
受け取るべく構成されており、前記命令カウンタはクロ
ック信号で増分されかつ前記プログラムコントローラに
よってリセットされ、前記制御語が場所情報と選択情報
とを含んでおり、前記場所情報のビットを含む第１の部
分と前記選択情報によって識別された現命令のアドレス
の選択された１組のビットから成る第２の部分とを有す
るデータアドレスを発生する手段を備えており、２ｐ
個の命令のループをｒ回繰り返す間に前記データアドレ
スを割り当てられたデータ項目のインクリメント循環ア
ドレス指定に適用されるデータメモリ用アドレスジェネ
レータであって、データアドレスの第２の部分が所定数
２ｓ をモジュロとして既に為された前記ループの実行
の回数に等しく、ｒが整数ｕと２ｓ との積であり、前
記第２の部分は現命令のアドレスのｐ番目から（ｐ＋ｓ
−１）番目までのビットを備えていることを特徴とする
、プロセッサのデータメモリ用アドレスジェネレータ。 - 【請求項１２】 命令カウンタによってアドレス指定
されたプログラムメモリから命令を受け取り、かつ算術
論理演算ユニットにアドレス指定して送られるプログラ
ム信号を発生するプログラムコントローラから制御語を
受け取るべく構成されており、前記命令カウンタはクロ
ック信号で増分されかつ前記プログラムコントローラに
よってリセットされ、前記制御語が場所情報と選択情報
とを含んでおり、前記場所情報のビットを含む第１の部
分と前記選択情報によって識別された現命令のアドレス
の選択された１組のビットから成る第２の部分とを有す
るデータアドレスを発生する手段を備えており、２ｐ
個の命令のループをｒ回繰り返す間に前記データアドレ
スを割り当てられたデータ項目のモジュラ循環アドレス
指定に適用されるデータメモリ用アドレスジェネレータ
であって、データアドレスの第２の部分が所定数２ｓ
をモジュロとして数２ｑ と既に為された前記ループの
実行の回数との積であり、ｑはｐより小さく、ｒは整数
ｕと２ｓ との積であり、前記第２の部分は現命令のア
ドレスの（ｐ−ｑ）番目から（ｐ−ｑ＋ｓ−１）番目ま
でのビットを備えていることを特徴とする、プロセッサ
のデータメモリ用アドレスジェネレータ。
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|---|---|---|---|
| FR9011560A FR2666916A1 (fr) | 1990-09-19 | 1990-09-19 | Vanne regulatrice de debit. |
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Family Applications (1)
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