JPS6160133A - アドレス算出装置 - Google Patents
アドレス算出装置Info
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- JPS6160133A JPS6160133A JP60178485A JP17848585A JPS6160133A JP S6160133 A JPS6160133 A JP S6160133A JP 60178485 A JP60178485 A JP 60178485A JP 17848585 A JP17848585 A JP 17848585A JP S6160133 A JPS6160133 A JP S6160133A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタルデータ処理装置に関し、特に既に取
り出されたオペランド（演算数）の演算と同時に次のオ
ペランドのアドレスを算出するアドレス算出装置に関す
る。
り出されたオペランド（演算数）の演算と同時に次のオ
ペランドのアドレスを算出するアドレス算出装置に関す
る。
配列処理装置において、第１のデータセット（配列）を
第２のデータセットによシ繰シ返し処理する（この際、
繰シ返し毎に第１のデータセットの異なる点から処理を
開始する）必要がしばしば生じる。例えば、信号波形の
サンプルの配列によって表わされた信号をデジタル的に
フィルタリングするには、通常コンゴリュージョンが行
なわれる。フィルタ特性りによる信号Ｘのコンがリュー
ジョンは一般に次のように表現される。
第２のデータセットによシ繰シ返し処理する（この際、
繰シ返し毎に第１のデータセットの異なる点から処理を
開始する）必要がしばしば生じる。例えば、信号波形の
サンプルの配列によって表わされた信号をデジタル的に
フィルタリングするには、通常コンゴリュージョンが行
なわれる。フィルタ特性りによる信号Ｘのコンがリュー
ジョンは一般に次のように表現される。
ここに、Ｐはフィルタ特性の係数の個数、量はデータ点
の番号（０くｌくＰ）を示す。この例において、信号Ｘ
を表わすデータ点のセットがまず対応する係数りと乗算
され、これらの積が加算される。
の番号（０くｌくＰ）を示す。この例において、信号Ｘ
を表わすデータ点のセットがまず対応する係数りと乗算
され、これらの積が加算される。
その後、係数が１ポジシヨンずらされこの処理が繰シ返
される。フィルタ特性を表わす係数の各々に対するこの
乗算及び加算処理は、信号波形を表わす全データセット
が、フィルタ特性を表わす全係数によシコンゲリューシ
ョン処理され終わるまで繰り返される。係数セットを一
巡する間の各乗算・加算処理後にメモリ内のデータ及び
係数のアドレスを算出しなければならない。フィルタ特
性を表わす係数セットを一巡した後、係数のスタートア
ドレスはデータメモリ内の係数セットの始めの係数を指
定し、波形を表わすデータ点のスタートアドレスは、元
のポインタが１だけ更新されて次のデータ点を指定しな
ければなら力い。
される。フィルタ特性を表わす係数の各々に対するこの
乗算及び加算処理は、信号波形を表わす全データセット
が、フィルタ特性を表わす全係数によシコンゲリューシ
ョン処理され終わるまで繰り返される。係数セットを一
巡する間の各乗算・加算処理後にメモリ内のデータ及び
係数のアドレスを算出しなければならない。フィルタ特
性を表わす係数セットを一巡した後、係数のスタートア
ドレスはデータメモリ内の係数セットの始めの係数を指
定し、波形を表わすデータ点のスタートアドレスは、元
のポインタが１だけ更新されて次のデータ点を指定しな
ければなら力い。
配列処理で通常追求される目標は、高速に演算を行なう
ことである。高速演算は実時間（リアルタイム）処理が
望ましい場合には特に重要である。
ことである。高速演算は実時間（リアルタイム）処理が
望ましい場合には特に重要である。
上述の例のように、データ点のセットを繰υ返し処理す
ることが必要である場合、各処理毎に新しいアドレスを
算出しなければならない。即ち、処理の一巡中にオペラ
ンドのアドレスを進め、各−巡の始めにポインタを再初
期化する（ポインタが初期化される値の更新も含む）手
段が必要となる。
ることが必要である場合、各処理毎に新しいアドレスを
算出しなければならない。即ち、処理の一巡中にオペラ
ンドのアドレスを進め、各−巡の始めにポインタを再初
期化する（ポインタが初期化される値の更新も含む）手
段が必要となる。
従来のマイクロプロセッサ装置では、通常スタートアド
レスの算出は次のように行なわれている。
レスの算出は次のように行なわれている。
スタートアドレス、及びスタートアドレスが更新される
量（きざみ）をメモリに記憶させておき、新しいアドレ
スの算出が必要なとき（即ち、オペランドのセットの新
しい一巡の始めに現在のアドレスを再初期化するために
）とれらの値を読み出シテ、新しいアドレスを算出する
。この処理は一連のプログラムステップ、即ち一連の命
令によって行なわれる。このような動作を行なう装置と
して、例えばテキサスインスッルメント社製の’ＩＭ８
３２０マイクロプロセッサ、フェアチャイルド社製のＦ
９４４５マイクロプロセッサ、ＲＣＡ社製のＡＴＭＡＣ
マイクロプロセッサがある。このようなプログラムステ
ップは、オーバヘッド動作を要求し、配列処理の実行に
かかる時間を増加させる。
量（きざみ）をメモリに記憶させておき、新しいアドレ
スの算出が必要なとき（即ち、オペランドのセットの新
しい一巡の始めに現在のアドレスを再初期化するために
）とれらの値を読み出シテ、新しいアドレスを算出する
。この処理は一連のプログラムステップ、即ち一連の命
令によって行なわれる。このような動作を行なう装置と
して、例えばテキサスインスッルメント社製の’ＩＭ８
３２０マイクロプロセッサ、フェアチャイルド社製のＦ
９４４５マイクロプロセッサ、ＲＣＡ社製のＡＴＭＡＣ
マイクロプロセッサがある。このようなプログラムステ
ップは、オーバヘッド動作を要求し、配列処理の実行に
かかる時間を増加させる。
したがって、スタートアドレス及び現在のアドレスに追
従し、配列処理がデータセットを一巡するとき新しいア
ドレスを算出し、指定されたオペランドの演算と同時に
、計算手順を通過する毎に新しいスタートアドレスを算
出して配列処理動作の速度を最高にする手段を実現する
ことが望まれる。
従し、配列処理がデータセットを一巡するとき新しいア
ドレスを算出し、指定されたオペランドの演算と同時に
、計算手順を通過する毎に新しいスタートアドレスを算
出して配列処理動作の速度を最高にする手段を実現する
ことが望まれる。
本発明の目的は、データ処理装置に用いる新規のアドレ
ス算出装置を提供することである。
ス算出装置を提供することである。
本発明の他の目的は、計算ループのスタートアドレスが
自動的に再初期化されるアドレス算出装置を提供するこ
とである。
自動的に再初期化されるアドレス算出装置を提供するこ
とである。
本発明の更に他の目的は、前のデータ第４ランドの計算
処理と同時にデータが取り出されてスタートアドレスが
更新されるアドレス算出装置を提供することである。
処理と同時にデータが取り出されてスタートアドレスが
更新されるアドレス算出装置を提供することである。
本発明アドレス算出装置は第１図蕪２図に示す如くデー
タメモリ（１０からデータを取り出してデータの演算を
行なうデータ処理装置のアドレス算出装置であって、夫
々アドレスを蓄積する第１及び第２７ トｖスレジスタ
０す０呻と、この第１及び第２アドレスレジスタ０す０
→の出力の一方を選択的にこのデータメモリ０１に供給
するマルチプレクサ（至）と、この第１アドレスレジス
タ０峙のアドレスがとのデ一タメモリα１に供給され石
ときこのアドレスを予め定めた量変化させ、この結果を
この第１及び第２アドレスレジスタａ→α呻に再び蓄積
させる更新ロジック手段軸、ｆ４．θ→、（財）ｌｔ１
２＋（至）とを具えたものである。
タメモリ（１０からデータを取り出してデータの演算を
行なうデータ処理装置のアドレス算出装置であって、夫
々アドレスを蓄積する第１及び第２７ トｖスレジスタ
０す０呻と、この第１及び第２アドレスレジスタ０す０
→の出力の一方を選択的にこのデータメモリ０１に供給
するマルチプレクサ（至）と、この第１アドレスレジス
タ０峙のアドレスがとのデ一タメモリα１に供給され石
ときこのアドレスを予め定めた量変化させ、この結果を
この第１及び第２アドレスレジスタａ→α呻に再び蓄積
させる更新ロジック手段軸、ｆ４．θ→、（財）ｌｔ１
２＋（至）とを具えたものである。
新しいアドレスの算出及びポインタの再初期化に従来必
要であったオーバヘッド時間は、本発明によれば従来の
ソフトウェアの機能をシステムアーキテクチャ−で置き
換えることによりなくすことができる。各データセット
のスタートアドレスを指定するポインタを蓄積する第１
の複数のアドレスレジスタを設ける。更に、これらのデ
ータに対応する現在のアドレスを蓄積する第２の複数の
アドレスレジスタ、及びそのアドレスが関係するページ
及びメモリの情報を蓄積する第３の複数のレジスタを設
ける。データメモリへ供給されるアドレスは（−ジレジ
スタの出力と第１または第２アドレスレジスタの出力と
を結合したものである。
要であったオーバヘッド時間は、本発明によれば従来の
ソフトウェアの機能をシステムアーキテクチャ−で置き
換えることによりなくすことができる。各データセット
のスタートアドレスを指定するポインタを蓄積する第１
の複数のアドレスレジスタを設ける。更に、これらのデ
ータに対応する現在のアドレスを蓄積する第２の複数の
アドレスレジスタ、及びそのアドレスが関係するページ
及びメモリの情報を蓄積する第３の複数のレジスタを設
ける。データメモリへ供給されるアドレスは（−ジレジ
スタの出力と第１または第２アドレスレジスタの出力と
を結合したものである。
まず、第１のレジスタがページレジスタと共に、データ
メモリへのスタートアドレスを供給する。
メモリへのスタートアドレスを供給する。
同時に、第１のレジスタ内のスタートアドレスが所定量
だけ変更され、必要に応じて第１のレジスタと共に第２
のレジスタに戻され蓄積される。これによって、第１の
レジスタを、次のループのスタートアドレスに更新する
だけでなく、第２のレジスタ内のアドレスをループの次
のステップに進める。その後、装置の計算ステップの進
行につれて、第２レジスタの値は各ステツゾ毎に更新さ
れる。計算ループの一回の通過後、第１のレジスタは、
再びスタートアドレスを出力し、このスタートアドレス
は再び更新され、ｍ２のレジスタは前と同様に歩進する
。この動作は全処理が終了するまで続く。
だけ変更され、必要に応じて第１のレジスタと共に第２
のレジスタに戻され蓄積される。これによって、第１の
レジスタを、次のループのスタートアドレスに更新する
だけでなく、第２のレジスタ内のアドレスをループの次
のステップに進める。その後、装置の計算ステップの進
行につれて、第２レジスタの値は各ステツゾ毎に更新さ
れる。計算ループの一回の通過後、第１のレジスタは、
再びスタートアドレスを出力し、このスタートアドレス
は再び更新され、ｍ２のレジスタは前と同様に歩進する
。この動作は全処理が終了するまで続く。
レジスタ値の更新は、第１、第２または第３のレジスタ
のいずれかからの出力を受けて、この出力を算術論理ユ
ニット内で所定の関数に従って所定の値と組み合わせる
組み合わせロジックで行なわれる。その結果は対応する
レジスタに戻される。
のいずれかからの出力を受けて、この出力を算術論理ユ
ニット内で所定の関数に従って所定の値と組み合わせる
組み合わせロジックで行なわれる。その結果は対応する
レジスタに戻される。
出力を更新し上述の結果を得るために、選択された値を
用意する。データメモリのアドレス指定、新アドレスの
算出、アドレスレジスタへの新アドレスのロード、のす
べてがデータ処理装置の１演算命令サイクル内に行々わ
れる。
用意する。データメモリのアドレス指定、新アドレスの
算出、アドレスレジスタへの新アドレスのロード、のす
べてがデータ処理装置の１演算命令サイクル内に行々わ
れる。
第２及び第３図を参照するに、データ点Ｄ１〜Ｄ１２は
、係数Ｃ１〜Ｃ６によって表わされた関数によ多処理さ
れるべきサンプル信号波形を表わす。これらデータ点及
び係数のセットは処理される配列を表わし、第２図の一
般化された装置のデータメモリＯＩ内に蓄積された値に
対応している。これらの値は夫々メモリアドレスを有す
る。典型的な応用例では、データ配列は係数配列によっ
てコン／ ＩＪニージョン処理される。即ち、Ｄｌ及び
Ｃ１が、アドレスユニットα◆によシ与えられたアドレ
スに基づいてメモリα０から取り出され、これらは演算
ユニット（６）で乗算され、その積は演算ユニツ） ０
２内ＫｉＩ見られる。。
、係数Ｃ１〜Ｃ６によって表わされた関数によ多処理さ
れるべきサンプル信号波形を表わす。これらデータ点及
び係数のセットは処理される配列を表わし、第２図の一
般化された装置のデータメモリＯＩ内に蓄積された値に
対応している。これらの値は夫々メモリアドレスを有す
る。典型的な応用例では、データ配列は係数配列によっ
てコン／ ＩＪニージョン処理される。即ち、Ｄｌ及び
Ｃ１が、アドレスユニットα◆によシ与えられたアドレ
スに基づいてメモリα０から取り出され、これらは演算
ユニット（６）で乗算され、その積は演算ユニツ） ０
２内ＫｉＩ見られる。。
次にＤ２及びＣ２が取り出され乗算され、同様の処理が
続き、Ｄ６及びＣ６が取り出され乗算される。
続き、Ｄ６及びＣ６が取り出され乗算される。
この過程で各棟は加算されていく。最終の合計は通常、
メモリに蓄積される（そうでない場合もある）。その後
、データ配列の第２のデータ点から始めて同じ手順が繰
シ返される。即ち、Ｄ２がＣ１と、Ｄ３がＣ２と、・・
・、ＤｌがＣ６と乗算される。この処理は所定のデータ
点が全係数によって乗算されるに必要な回数だけ繰り返
される。
メモリに蓄積される（そうでない場合もある）。その後
、データ配列の第２のデータ点から始めて同じ手順が繰
シ返される。即ち、Ｄ２がＣ１と、Ｄ３がＣ２と、・・
・、ＤｌがＣ６と乗算される。この処理は所定のデータ
点が全係数によって乗算されるに必要な回数だけ繰り返
される。
データ点を対応する係数により乗算し、その積を加算す
る処理は、繰シ返し実行される一連のステップ（即ち、
ループ）から成る。このループを通過する間、アドレス
ユニットα→は、乗算されるべき現在のデータ及び係数
値のアドレスをデータメモリα１に与えなければ々らな
い。よって、これらのアドレスは、各取出・乗算・加算
動作に伴って変化する必要がある。ループの通過に先立
って、アドレスユニットは第１の係数のアドレス及び新
しいスタートデータ点のアドレスを指定しなければなら
ない。同、この配列処理の例は本発明を説明するだめの
例題として用いたものであるが、他の多くの配列処理ア
ルゴリズムは、連続する一連の動作に伴い１個以上のア
ドレスから始まるデータ配列に対応する１個以上のアド
レス列を繰シ返し発生することを必要とし、本発明はこ
のような多くのアルゴリズムに適用し得るものである。
る処理は、繰シ返し実行される一連のステップ（即ち、
ループ）から成る。このループを通過する間、アドレス
ユニットα→は、乗算されるべき現在のデータ及び係数
値のアドレスをデータメモリα１に与えなければ々らな
い。よって、これらのアドレスは、各取出・乗算・加算
動作に伴って変化する必要がある。ループの通過に先立
って、アドレスユニットは第１の係数のアドレス及び新
しいスタートデータ点のアドレスを指定しなければなら
ない。同、この配列処理の例は本発明を説明するだめの
例題として用いたものであるが、他の多くの配列処理ア
ルゴリズムは、連続する一連の動作に伴い１個以上のア
ドレスから始まるデータ配列に対応する１個以上のアド
レス列を繰シ返し発生することを必要とし、本発明はこ
のような多くのアルゴリズムに適用し得るものである。
第２図の一般化された装置において、アドレスの算出は
演算ユニット（６）が演算動作を終了するのにかかる時
間（即ち、データ処理装置の１演算命令サイクル）内に
アドレスユニットα◆で行なわれる。上述の例では、１
個のデータ点と１個の係数とが乗算されている間に、次
のデータ点のアドレスがメモリに送出され、その次のデ
ータ点のアドレスがアドレスユニットα◆で算出される
。積が前の積に加算される間に、次の係数のアドレスが
メモリに送出され、その次の係数のアドレスが算出され
る。このことから次のことが想定される。Ｊｉ’ｌＪち
、当該技術分野では周知であるとおシ、データメモリα
Ｑは、アドレスを受けると自動的にその内容を演算ユニ
ットへ出力し、演算ユニット（６）はオペランドを一時
的に蓄積するレジスタを有する。
演算ユニット（６）が演算動作を終了するのにかかる時
間（即ち、データ処理装置の１演算命令サイクル）内に
アドレスユニットα◆で行なわれる。上述の例では、１
個のデータ点と１個の係数とが乗算されている間に、次
のデータ点のアドレスがメモリに送出され、その次のデ
ータ点のアドレスがアドレスユニットα◆で算出される
。積が前の積に加算される間に、次の係数のアドレスが
メモリに送出され、その次の係数のアドレスが算出され
る。このことから次のことが想定される。Ｊｉ’ｌＪち
、当該技術分野では周知であるとおシ、データメモリα
Ｑは、アドレスを受けると自動的にその内容を演算ユニ
ットへ出力し、演算ユニット（６）はオペランドを一時
的に蓄積するレジスタを有する。
本発明のアドレス算出装置は種々の異なるプロセッサア
ーキテクチャ−に適合するが、データとプログラム命令
とに別個のメモリを設け、ゾログラム命令回路、演算ユ
ニット、アドレスユニットのすべては、本発明の効果を
最大限に発揮するだめ、同時に独立して動作することが
望ましい。
ーキテクチャ−に適合するが、データとプログラム命令
とに別個のメモリを設け、ゾログラム命令回路、演算ユ
ニット、アドレスユニットのすべては、本発明の効果を
最大限に発揮するだめ、同時に独立して動作することが
望ましい。
第１図は、本発明のアドレス算出装置の好適実施例を示
す。アクセスされるべきデータの各セットのスタートア
ドレスは第１アドレスメモリ（ＡＲＡ）αＱに蓄積され
る。ＡＲＡ （１０は、好ましくは１組の蓄積レジスタ
であり、データ配列の各セットのスタートアドレスを蓄
積する。現在のデータのアドレスは第２アドレスメモリ
（ＡＲＢ） Ｈに蓄積される。
す。アクセスされるべきデータの各セットのスタートア
ドレスは第１アドレスメモリ（ＡＲＡ）αＱに蓄積され
る。ＡＲＡ （１０は、好ましくは１組の蓄積レジスタ
であり、データ配列の各セットのスタートアドレスを蓄
積する。現在のデータのアドレスは第２アドレスメモリ
（ＡＲＢ） Ｈに蓄積される。
ＡＲＢ ＯＦ！ｊも好ましくは１組の蓄積レジスタであ
る。
る。
ＡＲＡ （１→及びＡＲＢ （ｌ樽内のアドレスは、新
しい（更新）アドレスの供給源から夫々入カポ−ＨＩＱ
及び（ハ）を介して供給される。
しい（更新）アドレスの供給源から夫々入カポ−ＨＩＱ
及び（ハ）を介して供給される。
データがメモリ内に°°に一部”状に記憶される場合、
データメモリに送出されるべきアドレスの上位ビットを
保持するページアドレスメモリ（ＰＲ）（ハ）も設け、
ＡＲＡ及びＡＲＢがその下位ビットを保持するようにな
すことが望ましい。ＡＲＡ 、 ＡＲＢと同様に、ＰＲ
（ハ）は好壕しくは複数のレジスタから成り、各配列デ
ータが蓄積されるページを表わすアドレス部分を保持す
る。また、ＡＲＡ 、 ＡＲＢと同様、ＰＲはそのアド
レスビットを更新アドレスの供給源から入力ポート（ハ
）を介して受ける。特定の動作の間にＡＲＡ 、 ＡＲ
Ｂ 、 ＰＲ内のどのレジスタにアドレスが出し入れさ
れるかの情報はレジスタインデックス入力（ハ）から得
られる。この情報は、適当な構成のプログラム命令回路
（図示せず）によって供給されるプロセッサ命令コード
の一部である。
データメモリに送出されるべきアドレスの上位ビットを
保持するページアドレスメモリ（ＰＲ）（ハ）も設け、
ＡＲＡ及びＡＲＢがその下位ビットを保持するようにな
すことが望ましい。ＡＲＡ 、 ＡＲＢと同様に、ＰＲ
（ハ）は好壕しくは複数のレジスタから成り、各配列デ
ータが蓄積されるページを表わすアドレス部分を保持す
る。また、ＡＲＡ 、 ＡＲＢと同様、ＰＲはそのアド
レスビットを更新アドレスの供給源から入力ポート（ハ
）を介して受ける。特定の動作の間にＡＲＡ 、 ＡＲ
Ｂ 、 ＰＲ内のどのレジスタにアドレスが出し入れさ
れるかの情報はレジスタインデックス入力（ハ）から得
られる。この情報は、適当な構成のプログラム命令回路
（図示せず）によって供給されるプロセッサ命令コード
の一部である。
出力端−からデータメモリに供給されるアドレスは、
ＰＲ（ハ）の出力とアドレスマルチプレクサ□□□）の
出力Ｃ３４）とを結合したものである。アドレスマルチ
プレクサ（至）は最初にその出力をＡＲＡ （ＩＱの出
力（至）から得る。その後、アドレスマルチプレクサ（
３６）は一連のステップ、即ちループが終了するまで、
出力をＡＲＢａ樽の出力四から得る。
ＰＲ（ハ）の出力とアドレスマルチプレクサ□□□）の
出力Ｃ３４）とを結合したものである。アドレスマルチ
プレクサ（至）は最初にその出力をＡＲＡ （ＩＱの出
力（至）から得る。その後、アドレスマルチプレクサ（
３６）は一連のステップ、即ちループが終了するまで、
出力をＡＲＢａ樽の出力四から得る。
ＡＲＡの出力がアドレスマルチプレクサ０６）に与えら
れると同時に、その出力は変更され、即ち更新され、入
力ポート（イ）を介してＡＲＡ内の対応するレジスタに
戻される。同様に、ＡＲＢの出力がアドレスマルチプレ
クサ（３６）に供給されるとき、その出力は更新され、
更新値が入力ポートに）を介してＡＲＢ内の対応するレ
ジスタに戻される。ここで特に重要なことは、ＡＲＡの
出力がデータメモリへ供給されると共に更新されたとき
、この更新アドレスはＡＲＡだけでな（ＡＲＢにもロー
ドされ、ＡＲＢを歩進することである。通常、アドレス
は単に１だけインクリメントされる。しかしアドレスは
１より大きい値ずつインクリメントしてもよいし、ある
値だけデクリメントするようにしてもよい。あるいはま
ったく変化させない場合もあっても゛よい。以下にアド
レス値を変更する手法を説明す′る。
れると同時に、その出力は変更され、即ち更新され、入
力ポート（イ）を介してＡＲＡ内の対応するレジスタに
戻される。同様に、ＡＲＢの出力がアドレスマルチプレ
クサ（３６）に供給されるとき、その出力は更新され、
更新値が入力ポートに）を介してＡＲＢ内の対応するレ
ジスタに戻される。ここで特に重要なことは、ＡＲＡの
出力がデータメモリへ供給されると共に更新されたとき
、この更新アドレスはＡＲＡだけでな（ＡＲＢにもロー
ドされ、ＡＲＢを歩進することである。通常、アドレス
は単に１だけインクリメントされる。しかしアドレスは
１より大きい値ずつインクリメントしてもよいし、ある
値だけデクリメントするようにしてもよい。あるいはま
ったく変化させない場合もあっても゛よい。以下にアド
レス値を変更する手法を説明す′る。
ＡＲＡ Ｍの出力Ｇ印は第１の仲介マルチプレクサ０４
に入力される。マルチプレクサ（／４４は、またその入
力として入力端（４６）からｔ Ｏｎのセットを、入力
端（４Ｉ１９か、、 ｔｔ１ｐ＋のセットを、Ｘレジス
タ呻からその出力輪（通常、オフセット値）を、更にＹ
レジスタ（至）からその出力（へ）を受ける。もう１つ
の仲介マルチプレクサ■は、その入力としてＡＲＢｏ→
から出力（４Ｇを、ＰＲ（ハ）から出力Ｃ３２＋を、入
力端■から６０”のセットを、更にＸレジスタ４５ノか
ら出力−を受ける。算術演算または論理演算を選択的に
行なうことができる算術論理ユニツ） （ＡＬＵ）−に
は２つの入力が与えられる。その１つは第１仲介マルチ
ゾレクサ（４４）の出力−であシ、他の１つは第２仲介
マルチプレクサ岐の出力−である。ＡＬＵ ６２へのこ
の両入力はＡＬＵ輪によ多処理されて出力−を発生する
。
に入力される。マルチプレクサ（／４４は、またその入
力として入力端（４６）からｔ Ｏｎのセットを、入力
端（４Ｉ１９か、、 ｔｔ１ｐ＋のセットを、Ｘレジス
タ呻からその出力輪（通常、オフセット値）を、更にＹ
レジスタ（至）からその出力（へ）を受ける。もう１つ
の仲介マルチプレクサ■は、その入力としてＡＲＢｏ→
から出力（４Ｇを、ＰＲ（ハ）から出力Ｃ３２＋を、入
力端■から６０”のセットを、更にＸレジスタ４５ノか
ら出力−を受ける。算術演算または論理演算を選択的に
行なうことができる算術論理ユニツ） （ＡＬＵ）−に
は２つの入力が与えられる。その１つは第１仲介マルチ
ゾレクサ（４４）の出力−であシ、他の１つは第２仲介
マルチプレクサ岐の出力−である。ＡＬＵ ６２へのこ
の両入力はＡＬＵ輪によ多処理されて出力−を発生する
。
ＡＬＵ ４３２の出力輪は今１つのマルチプレクサケ４
に入力される。マルチプレクサｆＩの出力は、ＡＲＡＱ
引ＡＲＢα→、ＰＲｆＩ４．ＸレジスタＩ２ 、 Ｙレ
ジスターに入力される。マルチプレクサ（７１の出力に
よってＡＲＡ 。
に入力される。マルチプレクサｆＩの出力は、ＡＲＡＱ
引ＡＲＢα→、ＰＲｆＩ４．ＸレジスタＩ２ 、 Ｙレ
ジスターに入力される。マルチプレクサ（７１の出力に
よってＡＲＡ 。
ＡＲＢ 、 ＰＲ内のアドレスを更新し、Ｘレジスタ及
びＹレジスタ内の値を変更することができる。例えば、
ＡＲＡ Ｑ４の出力がマルチプレクサ（４４）に選択さ
れて、マルチプレクサ輪によシ選択された入力の値と共
にＡＬＵ ６２に入力され、この両値はＡＬＵ ＊ｅに
よシ算術的または論理的に演算されて出力端（至）に新
しい値を発生する。Ｘレジスタ６２に１を置数し、これ
をマルチプレクサ岐の入力として選択し、ＡＲＡ内の選
択されたレジスタの値に加算することによ１） ＡＲＡ
内のスタートアドレスを１だけインクリメントすること
ができる。ＡＬＵ 呻の出力はＡＲＡの選択されたレジ
スタの値に１を足したものになる。
びＹレジスタ内の値を変更することができる。例えば、
ＡＲＡ Ｑ４の出力がマルチプレクサ（４４）に選択さ
れて、マルチプレクサ輪によシ選択された入力の値と共
にＡＬＵ ６２に入力され、この両値はＡＬＵ ＊ｅに
よシ算術的または論理的に演算されて出力端（至）に新
しい値を発生する。Ｘレジスタ６２に１を置数し、これ
をマルチプレクサ岐の入力として選択し、ＡＲＡ内の選
択されたレジスタの値に加算することによ１） ＡＲＡ
内のスタートアドレスを１だけインクリメントすること
ができる。ＡＬＵ 呻の出力はＡＲＡの選択されたレジ
スタの値に１を足したものになる。
このＡＲＡＯ値に１を足した数はマルチプレクサｆ□に
よシ選択されＡＲＡの入カホート翰へ送られる。
よシ選択されＡＲＡの入カホート翰へ送られる。
よって、その値はＡＲＡの選択されたレジスタに戻され
、ＡＲＡのそのレジスタが１だけインクリメントされた
ことになる。マルチプレクサ（７０のこの出力はＡＲＢ
の入力−−ト（イ）へも入力され、ＡＲＢ内の対応する
現在のアドレスにとって代れる。よって、（スタートア
ドレスが更新された）データセットの現在のアドレスを
歩進する。これは、上述したコンボリューションの例で
、データ配列のスタートアドレスを１デ一タ点だけシフ
トし、データ配列の現在のアドレスを新しいルーツの次
のステツノへ進める動作に対応する。
、ＡＲＡのそのレジスタが１だけインクリメントされた
ことになる。マルチプレクサ（７０のこの出力はＡＲＢ
の入力−−ト（イ）へも入力され、ＡＲＢ内の対応する
現在のアドレスにとって代れる。よって、（スタートア
ドレスが更新された）データセットの現在のアドレスを
歩進する。これは、上述したコンボリューションの例で
、データ配列のスタートアドレスを１デ一タ点だけシフ
トし、データ配列の現在のアドレスを新しいルーツの次
のステツノへ進める動作に対応する。
同様に、ＡＲＢ Ｑ樟の選択されたレジスタからアトＬ
／ スフ５にデータメモリへ送出されるとき、このデー
タは仲介マルチプレクサ（財）を介してＡＬＵに）へも
送出される。と同時に、仲介マルチプレクサ回にょつて
例えばＸレジスタからの数値が選択され、アドレスに加
算され（即ち、アドレスを進め）、この加算結果がＡＲ
ＢＯ元のレジスタに戻される。これは、上述のコンボリ
ューションの例でデータ点まだは係数の歩進に対応する
。
／ スフ５にデータメモリへ送出されるとき、このデー
タは仲介マルチプレクサ（財）を介してＡＬＵに）へも
送出される。と同時に、仲介マルチプレクサ回にょつて
例えばＸレジスタからの数値が選択され、アドレスに加
算され（即ち、アドレスを進め）、この加算結果がＡＲ
ＢＯ元のレジスタに戻される。これは、上述のコンボリ
ューションの例でデータ点まだは係数の歩進に対応する
。
このように、Ｘレジスタ６めは、ＡＲＡα→、 ＡＲＢ
（１→。
（１→。
ＰＲ（ハ）の値を変化させる変化量を与える働きをする
。
。
Ｙレジスタ岐は、ＡＲＢ （１→、ＰＲ（ハ）の値の変
化量を与えることができる。Ｘレジスタ及びＹレジスタ
にハマル＋ ７’ １／ フサ（７１を介してレジスタ
パス（ハ）かう値がロードされる。この値はデータ処理
装置全体内の他の算術ユニット（上述のプログラム命令
回路の如き）から出力されたものである。例えば、Ｘレ
ジスタにある値をロードし、ループの始めに１つの配列
のスタートアドレスを再初期化するためにこの値だけＡ
ＲＡ内のルジスタの値をインクリメントし、かっＹレジ
スタにもある値をロードし、ループの通過中に他の配列
の現在のアドレスを算出するためにこの値だけＡＲＢ内
のルジスタの値をインクリメントすることができる。
化量を与えることができる。Ｘレジスタ及びＹレジスタ
にハマル＋ ７’ １／ フサ（７１を介してレジスタ
パス（ハ）かう値がロードされる。この値はデータ処理
装置全体内の他の算術ユニット（上述のプログラム命令
回路の如き）から出力されたものである。例えば、Ｘレ
ジスタにある値をロードし、ループの始めに１つの配列
のスタートアドレスを再初期化するためにこの値だけＡ
ＲＡ内のルジスタの値をインクリメントし、かっＹレジ
スタにもある値をロードし、ループの通過中に他の配列
の現在のアドレスを算出するためにこの値だけＡＲＢ内
のルジスタの値をインクリメントすることができる。
ＡＬＵの出力（至）もバッファｆ４を介してレジスタパ
ス（ハ）に載せ、装置の他の算術ユニットの使用に供す
ることができる。ある場合には、再算出されたアドレス
が零であるかどうかを判定することが望まれるが、この
判定はＡＬＵ出力（至）から直接性なえる。アドレス算
出装置の上述の機能的特徴は関連した制御ロジック（図
示せず）を含む。上述の装置を実施するための特定の回
路の設計及び構成は当該技術分野では周知であり、本発
明には次の点を除いて特別な設計は不要である。本発明
の重要な点は、ＡＲＡ 、 ＡＲＢ 、 ＰＲへ入力す
るだめのアドレスの出力及びアドレスの再算出はいずれ
も１ステツプ内に生じ、その出力のＡＲＡ 、 ＡＲＢ
、 ＰＲへの蓄積は次のステップ内で生じる。その結
果′、データメモリへのアドレス供給及びアドレスの更
新をデータ処理装置の１つの演算命令サイクル（即ち、
演算ユニット０２が１演算命令を完全に実行するに要す
る時間）内に行なうことができる。通常、この動作は、
演算ユニット内の一時蓄積レジスタの如き蓄積ロケーシ
ョンからオペランドを取り出し、このオペランドに対し
て演算を行ない、その結果を蓄積するという過程を伴う
。
ス（ハ）に載せ、装置の他の算術ユニットの使用に供す
ることができる。ある場合には、再算出されたアドレス
が零であるかどうかを判定することが望まれるが、この
判定はＡＬＵ出力（至）から直接性なえる。アドレス算
出装置の上述の機能的特徴は関連した制御ロジック（図
示せず）を含む。上述の装置を実施するための特定の回
路の設計及び構成は当該技術分野では周知であり、本発
明には次の点を除いて特別な設計は不要である。本発明
の重要な点は、ＡＲＡ 、 ＡＲＢ 、 ＰＲへ入力す
るだめのアドレスの出力及びアドレスの再算出はいずれ
も１ステツプ内に生じ、その出力のＡＲＡ 、 ＡＲＢ
、 ＰＲへの蓄積は次のステップ内で生じる。その結
果′、データメモリへのアドレス供給及びアドレスの更
新をデータ処理装置の１つの演算命令サイクル（即ち、
演算ユニット０２が１演算命令を完全に実行するに要す
る時間）内に行なうことができる。通常、この動作は、
演算ユニット内の一時蓄積レジスタの如き蓄積ロケーシ
ョンからオペランドを取り出し、このオペランドに対し
て演算を行ない、その結果を蓄積するという過程を伴う
。
以上、本発明の実施例について説明したが、使用した用
語及び表現は単に説明のだめのものであって、何ら制限
を課、すものではなく、その均等物を排除する意図はな
い。
語及び表現は単に説明のだめのものであって、何ら制限
を課、すものではなく、その均等物を排除する意図はな
い。
本発明によれば、プロセッサとは別個にアドレスを算出
するハードウェアを設けたのでメモリへのアドレス供給
及びアドレス更新を１演算命令サイクル内に行なうこと
ができ、高速の演算処理を実現することが可能になる。
するハードウェアを設けたのでメモリへのアドレス供給
及びアドレス更新を１演算命令サイクル内に行なうこと
ができ、高速の演算処理を実現することが可能になる。
第１図は、本発明によるアドレス算出装置の好適実施例
のブロック図、第２図は、本発明のアドレス算出装置を
有効に用いることができる配列処理アーキテクチャ−の
一部分の一般例を示すブロック図、第３図は、配列処理
割算に用いるデータ点及び係数のセットの一例を示す説
明図である。 図中、Ｑすは第１アドレスレジスタ、０椋は第２７ドレ
スレジスタ、０６）はアドレスマルチゾレクサ、Ｈ，幹
１輪、（財）、１２ 、（ｉ’０は更新ロジック手段を
示す。
のブロック図、第２図は、本発明のアドレス算出装置を
有効に用いることができる配列処理アーキテクチャ−の
一部分の一般例を示すブロック図、第３図は、配列処理
割算に用いるデータ点及び係数のセットの一例を示す説
明図である。 図中、Ｑすは第１アドレスレジスタ、０椋は第２７ドレ
スレジスタ、０６）はアドレスマルチゾレクサ、Ｈ，幹
１輪、（財）、１２ 、（ｉ’０は更新ロジック手段を
示す。
Claims (1)
- データメモリからデータを取り出してデータの演算を行
なうデータ処理装置のアドレス算出装置であつて、夫々
アドレスを蓄積する第１及び第２アドレスレジスタと、
該第１及び第２アドレスレジスタの出力の一方を選択的
に上記データメモリに供給するマルチプレクサと、上記
第１アドレスレジスタのアドレスが上記データメモリに
供給されるとき、該アドレスを予め定めた量変化させ、
この結果を上記第１及び第２アドレスレジスタに再び蓄
積させる更新ロジック手段とを具えたアドレス算出装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/641,098 US4704680A (en) | 1984-08-15 | 1984-08-15 | Address computation system for updating starting addresses of data arrays in an array processor within an instruction cycle |
| US641098 | 1984-08-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160133A true JPS6160133A (ja) | 1986-03-27 |
| JPH0444970B2 JPH0444970B2 (ja) | 1992-07-23 |
Family
ID=24570924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178485A Granted JPS6160133A (ja) | 1984-08-15 | 1985-08-13 | アドレス算出装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4704680A (ja) |
| JP (1) | JPS6160133A (ja) |
| CA (1) | CA1223664A (ja) |
| DE (1) | DE3507584A1 (ja) |
| FR (1) | FR2569288B1 (ja) |
| GB (1) | GB2163280B (ja) |
| NL (1) | NL8500683A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3619036A1 (de) * | 1986-06-06 | 1987-12-10 | Wajda Eligiusz Dipl Ing | Verfahren zur steuerung von datenverarbeitenden einrichtungen |
| US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
| US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
| JP2617974B2 (ja) * | 1988-03-08 | 1997-06-11 | 富士通株式会社 | データ処理装置 |
| US5163149A (en) * | 1988-11-02 | 1992-11-10 | International Business Machines Corporation | Combining switch for reducing accesses to memory and for synchronizing parallel processes |
| US5265225A (en) * | 1990-02-21 | 1993-11-23 | Harris Corporation | Digital signal processing address sequencer |
| DE69125874T2 (de) * | 1990-02-21 | 1997-11-20 | Matsushita Electric Ind Co Ltd | Generator für mehrdimensionale Adressen und Anordnung zum Steuern desselben |
| US5832533A (en) * | 1995-01-04 | 1998-11-03 | International Business Machines Corporation | Method and system for addressing registers in a data processing unit in an indexed addressing mode |
| US6047364A (en) * | 1997-08-27 | 2000-04-04 | Lucent Technologies Inc. | True modulo addressing generator |
| US6049858A (en) * | 1997-08-27 | 2000-04-11 | Lucent Technologies Inc. | Modulo address generator with precomputed comparison and correction terms |
| US5983333A (en) * | 1997-08-27 | 1999-11-09 | Lucent Technologies Inc. | High speed module address generator |
| US6529983B1 (en) | 1999-11-03 | 2003-03-04 | Cisco Technology, Inc. | Group and virtual locking mechanism for inter processor synchronization |
| US6892237B1 (en) | 2000-03-28 | 2005-05-10 | Cisco Technology, Inc. | Method and apparatus for high-speed parsing of network messages |
| US6505269B1 (en) | 2000-05-16 | 2003-01-07 | Cisco Technology, Inc. | Dynamic addressing mapping to eliminate memory resource contention in a symmetric multiprocessor system |
| WO2001090888A1 (en) * | 2000-05-23 | 2001-11-29 | Theis Jean Paul | A data processing system having an address generation unit with hardwired multidimensional memory indexing support |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965377A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御方法およびその装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5852265B2 (ja) * | 1977-01-12 | 1983-11-21 | 株式会社日立製作所 | デ−タ処理装置 |
| US4130868A (en) * | 1977-04-12 | 1978-12-19 | International Business Machines Corporation | Independently controllable multiple address registers for a data processor |
| JPS54127653A (en) * | 1978-03-28 | 1979-10-03 | Toshiba Corp | Data processor |
| US4365292A (en) * | 1979-11-26 | 1982-12-21 | Burroughs Corporation | Array processor architecture connection network |
| US4370732A (en) * | 1980-09-15 | 1983-01-25 | Ibm Corporation | Skewed matrix address generator |
| US4439827A (en) * | 1981-12-28 | 1984-03-27 | Raytheon Company | Dual fetch microsequencer |
| EP0124799B1 (en) * | 1983-04-13 | 1990-10-31 | Nec Corporation | Memory access arrangement in a data processing system |
-
1984
- 1984-08-15 US US06/641,098 patent/US4704680A/en not_active Expired - Lifetime
-
1985
- 1985-02-25 GB GB08504822A patent/GB2163280B/en not_active Expired
- 1985-03-04 DE DE19853507584 patent/DE3507584A1/de active Granted
- 1985-03-11 NL NL8500683A patent/NL8500683A/nl not_active Application Discontinuation
- 1985-03-12 FR FR8503613A patent/FR2569288B1/fr not_active Expired - Lifetime
- 1985-03-13 CA CA000476418A patent/CA1223664A/en not_active Expired
- 1985-08-13 JP JP60178485A patent/JPS6160133A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965377A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御方法およびその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444970B2 (ja) | 1992-07-23 |
| GB2163280B (en) | 1988-06-08 |
| GB8504822D0 (en) | 1985-03-27 |
| US4704680A (en) | 1987-11-03 |
| FR2569288B1 (fr) | 1990-12-14 |
| GB2163280A (en) | 1986-02-19 |
| DE3507584A1 (de) | 1986-02-27 |
| CA1223664A (en) | 1987-06-30 |
| DE3507584C2 (ja) | 1988-10-20 |
| FR2569288A1 (fr) | 1986-02-21 |
| NL8500683A (nl) | 1986-03-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |