JPS60167034A - Ｃｐｕパイプラインの性能向上用補助的制御記憶装置 - Google Patents

Ｃｐｕパイプラインの性能向上用補助的制御記憶装置

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JPS60167034A
JPS60167034A JP59203896A JP20389684A JPS60167034A JP S60167034 A JPS60167034 A JP S60167034A JP 59203896 A JP59203896 A JP 59203896A JP 20389684 A JP20389684 A JP 20389684A JP S60167034 A JPS60167034 A JP S60167034A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータプロセッサ及びデータプロセッサ中に存
在する中央処理装置に関する。特に本発明は、パイプラ
イン式のマイクロ命令実行方式で一連のマイクロ命令を
使ってマクロ命令を実行する際に使われる制御記憶装置
のアーキテクチャに関するものである。
（従来技術） 一連のマイクロ命令を用いパイプライン化した形でマク
ロ命令を実行する中央処理装置（ＣＰｔＪ）は、当該分
野で周知である。パイプライン式マイクロ命令の実行で
は一般に、第１命令の遅い位相又はランクが実行されて
いる間に、第２命令の早いランクの実行を開始できるた
め、全体を通じた命令実行がより速められる。
従来のパイプライン式制御記憶装置は通常、マクロ命令
をデコードして第１マイクロ命令へのポインタを発生す
るエントリポイントテーブルをソースとしている。その
ポインタはホールドレジスタ内に置かれ、そこから制御
記憶装置をアクセスするのに使われる。その後のマイク
ロ命令は、各クロック周期毎にホールドレジスタ中に保
持された値をインクレメントするか、あるいは次及びそ
れ以後のマイクロ命令をアドレスするための第１マイク
ロ命令のマイクロコード内におけるフィールドを用いて
アドレスされる。
マイクロ命令をフェッチするのにマクロ命令が使われる
プロセスは、２ランクマイクロコ一ド方式の場合、通常
３クロック周期である。第１のクロック周期がエントリ
ポイントテーブルの値をホールドレジスタ内にセントし
、第２のクロック周期がランク１のマイクロコードフィ
ールドをレジスタ内にセットし、更に第３のクロック周
期がランク２のマイクロコードフィールドをレジスタ内
にセットする。次いで、レジスタ値がマイクロコード機
能を実行し、命令を実際に実行するのに使われる。３又
はそれより高いランク等、上記の連続したクロックサイ
クル後に実行されるマイクロコードの部分も、同様に実
行される。
パイプライン方式の性質上、シングルラインのマイクロ
コード実行のため複数のクロック周期が必要である。命
令実行におけるこの点が、データ処理システムでの命令
スループ・ノドを決めるファクタの１つである。データ
処理システムにおいてスループットとスピードは重要な
考慮点であるから、データ処理システムの命令実行部分
における改良はシステム性能の向上をもたらす。
従って、現在マクロ命令を実行するのに必要な数より少
いクロック数でマクロ命令を実行できる制御記憶装置が
められている。
（発明の目的） 従って本発明の目的は、現在周知のシステムで可能な数
より少いクロック周期で、バイプライ・ン化ＣＰＵにお
けるマクロ命令の第１ラインのマイクロコードを実行で
きる制御記憶装置を提供することにある。
本発明の別の目的は、現在のシステムを使って得られる
のより早く第１ラインのマイクロコードへクロック周期
を与えるための追加エントリ部を備えた制御記憶装置を
提供することにある。
本発明の上記又はその他の目的は、詳細な説明、添付の
図面及び請求の範囲を参照すればより明解に理解される
であろう。
（発明の構成） エントリポイントテーブルに次命令用レジスタ又は同様
の装置からマクロ命令が与えられ、同テーブルがマクロ
命令の第２ライン用のマイクロコードを含む制御記憶装
置へポインタを供給するような制御記憶装置が得られる
。
又、エントリポイントテーブルへアドレスする情報は、
各マクロ命令について第１マイクロ命令用の情報を含む
エントリ制御記憶装置へもアドレスする。制御記憶装置
は、各マクロ命令についてその後のマイクロ命令用のマ
イクロコードを全て含む。
好ましくは各マクロ命令の最終ラインのマイクロコード
に続いて位置するビットフィールドが、通常の制御記憶
装置でなくエントリ制御記憶装置を、後者の内容が所定
マクロ命令用マイクロコードの第１ラインを実行する必
要がある時にのみ、共用バスへ接続するように機構を作
動させる。このようにして、各マクロ命令の実行を従来
の制御記憶装置の構成を用いた場合より、１クロック周
期だけ早く開始できる。
（発明の実施例） まず第１図を参照すると、代表的な従来の制御記憶装置
のブロック図が示しである。次命令レジスタ１０が命令
のマイクロコードの第１ラインを指すアドレスを発生す
るエントリポイントテーブル１２でデコードされる命令
を保持する。エントリポイントテーブル１２の出力は、
次命令レジスタ１０の有効な内容が利用可能になった後
に続くシステムクロック１６からのクロックパルスで、
制御記憶装置のアドレスレジスタ１４へ加えられる。そ
のクロックパルス後、コード化マイクロコードの第１ラ
インが、制御記憶装置１８に含まれるマイクロコードへ
のポインタとして利用可能となる。第１ラインのマイク
ロコードが、ビットフィールド２０として模式的に示し
である。マクロ命令用マイクロコードのその後のライン
をアクセスするため、レジスタ１４はそれが保持する値
を各クロック周期毎にインクレメントするように構成し
てもよい。あるいはその他の方法で制御記憶装置１８を
アドレスするための追加のソースを与えるようにしても
よい。例えば、制御記憶装置１８は従来周知のように、
制御記憶装置のアドレスレジスタ１４をソースとしたマ
ルチプレクサ、復帰スタック及び分岐を制御するマイク
ロコードからのビットフィールドによって駆動できる。
当該分野で周知のごとく、制御記憶装置１８とビットフ
ィールド２０の間に１つ又はそれより多くのレジスタ（
図示せず）を介設でき、特にパイプライン方式が使われ
る場合には、少（とも２個のレジスタ、ランク１用のレ
ジスタ及びランク２用のレジスタが使われる。従って、
ランク２の情報がランク２レジスタの出力に得られるま
でに、最小３つのクロック周期を必要とする。
次に第２図を参照すると、本発明による制御記憶装置の
ブロック図が示しである。
次命令レジスタ４０が、エントリポイントテーブル４２
でデコードされる命令を含む。すなわち、次命令レジス
タ４０の内容がライン４６を介してエントリポイントテ
ーブル４２をアドレスする。
しかし従来例と異り、エントリポイントテーブル４２は
、実行されているマクロ命令用マイクロコードの第１ラ
インを指すポインタを含んでいない。
その代りに、実行されているマクロ命令用マイクロコー
ドの第２ラインを指すポインタを含んでいる。エントリ
ポイントテーブル４２は当該分野で周知のごとく、続出
専用メモリ、ランダムアクセスメモリ又はプログラマブ
ルロジックアレイで構成できる。
各マクロ命令用マイクロコードの第１ラインはエントリ
制御記憶装置４８に含まれており、これがエントリポイ
ントテーブル４２と同様ライン４６を介して次命令レジ
スタ４０の内容へアクセスする。あるいは第２図のシス
テムは、本願と同じ出願人に譲渡され、こ＼に参考文献
として含める１９８３年９月２９日に申請された審査中
の米国特許出願第５３７．４２９号に記載されクレーム
された制御記憶装置によっても動作可能である。
マイクロコードの第２及びその後のラインの実行を以下
説明し、次いで従来の構成で可能な時点よりも早くマイ
クロコードの第１ラインをパイプライン中へ入れる方法
について説明する。
第１のクロック周期で、エントリポイントテーブル４２
の出力がライン５２とシステムクロック５６からのクロ
ックライン５４を介して制御記憶装置のアドレスレジス
タ５０ヘクロツク入力される。必要なアクセスタイ右の
経過後、垂直制御記憶装置５８内アドレスへのポインタ
である上記出力が、ライン６０を介して垂直制御記憶装
置５８へ加えられる。その後のマイクロ命令は当該分野
で周知のごとく３、システムクロック５６からのクロッ
クパルスを用い制御記憶装置アドレスレジスタ５０内に
格納された値をインクレメントするが、あるいは制御記
憶装置アドレスレジスタ５０の出力を入力中に含むマル
チプレクサ（図示せず）、更には復帰スタック及び分岐
を制御するマイクロコードからのビットフィールドでラ
イン６ｏを駆動することによって得られる。次いで必要
なアクセスタイム後、垂直制御記憶装置５８の出力がラ
イン６４を介し制御記憶装置の出力ライン６２へ与えら
れ、そこでシステムクロック５６からのクロックパルス
により第２のクロック周期でランクｌレジスタへクロッ
ク入力される。
ランクルシスタロ６の出力におけるビットフィールドの
一部が部分的に又は完全にデコードされたマイクロコー
ドで、マイクロコードビットフィールド７００ランク１
マイクロコードフイールド部６８を形成する。好ましい
実施例では、ランクｌレジスタ６６の出力中の別の部分
がランク７４を介し水平制御記憶装置７２ヘアドレスす
るためのポインタとして使えるが、当業者であればこの
点は本発明が正しく機能するのに特別必要でないことを
理解し得よう。必要なアクセスタイム後、水平制御記憶
装置７２の出力がライン７８を介しランク２レジスタ７
６の入力へ印加可能となる。そしてライン５４を介した
システムクロック５６からの第３クロック周期で、水平
制御記憶装置７２の出力がランク２レジスタ７６へ加え
ラレ、マイクロコードビットフィールド７ｏのランク２
部分７８として利用可能となる。但し当業者であれば、
上記の第３クロツクＮ期でランク２レジスタにより実行
されているのは、マイクロコードの第１ラインのランク
２情報でなくその第２ランクであることを理解し得よう
。
マイクロコードフィールド７ｏにおけるランク１ビツト
フイールド６８中の１個又はそれより多いビットから成
る選定ビットフィールド８ｏが、エントリ制御記憶袋？
１４８と協働してマイクロコードの第１ラインを実行す
るのに使われる。必要ならデコードされた選定ビットフ
ィールドの状態が、システムクロック５６からの各クロ
ック周期毎に、ライン８２を介してエントリ制御記憶装
置エネイブル（ＥＣ３）レジスタ８４へ加えられる。
エントリ制御記憶装置エネイブルレジスタ８４の出力は
ライン８６を介し、エントリ制御記憶装置４８と垂直制
御記憶装置５８の各エネイブル入力へ与えられる。エン
トリ制御記憶装置４８の入力ＥＮ８８はロジック低で動
作し、垂直制御記憶装置５８の入力ＥＮ９０はロジック
高で動作する。
エントリ制御記憶装置４８と垂直制御記憶装置５８は共
に制御記憶装置の出力バス６２を共用しているので、そ
れぞれの入力ＥＮとＥＮは、任意の所定時に一方だけが
バスの制御を支配することを保証する。この点は当該分
野で周知のごとく、両者をバス６２上で多重化させるか
、あるいは垂直制御記憶装置５８及びエントリ制御記憶
装置４８の一方又は他方の出力ドライバを選択的に動作
不能とすることによって行われる。大部分の時間、垂直
制御記憶装置５８がバスの制御を支配し、これはフィー
ルド８０によってＥＣＳレジスタ８４がロジック高レベ
ル（つまり“１″）を含むことを意味する。しかし、次
のマクロ命令が次命令レジスタ４０内へ格納されると、
一般に現在実行されているマクロ命令の第２から最後ま
でのマイクロ命令の実行中に、エントリ制御記憶装置４
８が制御記憶装置出力バス６２の制御を支配し、次のマ
クロ命令用マイクロコードの第１ラインを制御記憶装置
出力バス６２へ与える。このプロセスは、エントリポイ
ントテーブル４２の出力からパイプラインへ入る場合に
第１ラインが出力バスへ入るのよりも早いクロック周期
で生ずる。このような場合、命令はエントリポイントテ
ーブル４２でデコードされる必要があり、ポインタは制
御記憶装置アドレスレジスタ５ｏへ加えられるのに次の
クロックサイクルを待たねばならない。その後ポインタ
が垂直制御記憶装置５８からマイクロコードをアクセス
し、次いでランクルシスタロ６内へクロック入力可能と
なる前に、制御記憶装置出力ライン６２に与えられる。
別の選定ビットフィールド９１がライン９３を介し、次
の命令が格納されるべき周期の間を除き、クロックパル
スが次命令レジスタ４ｏへ入るのを禁止すべく作用する
。これは、ビットフィールド８０がエントリ制御記憶装
置ｔ４８をエネーブルする前に、１つ又はそれより多い
クロックパルスを発生させる。タイミイグは命令に依存
しているため、当業者であれば上記エネーブルが所定の
命令シーケンスに関していつ生じねばならないかを認識
し得よう。
マイクロ分岐を容易化するため、エントリ制御記憶装置
レジスタ４８の動作は、垂直制御記憶装置５８からのマ
イクロ命令の実行を継続するように禁止できる。好まし
い実施例では、模式的に９２で示したマイクロ分岐の決
定を行うのに使われるテストの結果を、エントリ制御記
憶装置レジスタ８４がエントリ制御記憶装Ｗ４８を選択
するのを禁止するのに使うことができる。
この特徴は、３ラインより少いマ・イクロ命令を含むマ
クロ命令を実行する上で最も重要である。
マイクロ命令のライン数が３以上の場合、次のマクロ命
令をフェッチし次いでそれを次命令レジスタ内で１つの
マイクロ命令ラインに加える指令を与えることによって
、システムのマイクロコーダーがパイプライン化を改善
できる。しかしこれは勿論、３より少いラインを有する
命令については成し得ない。
本発明によれば、２ラインのマイクロコードを有するマ
クロ命令でも、垂直制御記憶装置５８内で命令の解読を
行うためマイクロコードの第１ラインに対する第１ポイ
ンタが制御記憶装置アドレスレジスタ５０を通って進行
している間に、ＮＯＰスペースフィラーを挿入して実質
上システムを停止する必要なく実行できる。
当業者であれば、マクロ命令の実行時間を減少できるそ
の同じ装置は、マクロ命令のブランチを実行するのに必
要な時間も減少できることを認識し得よう。
マクロブランチを実施する場合、ブランチターゲットが
次命令レジスタ４０へ格納されるが、ターゲットマクロ
命令は、その第１ライイのマイクロモードのランク１部
分が制御記憶装置出力ライン６２上に現われるまで、タ
ーゲットマクロ命令の実行は始まり得ない。本発明によ
れば、上記の場合エントリ制御記憶装置４８のアクセス
に１クロック周期しか必要としない。本発明以外では、
まずエントリポイントテーブル４２ヘアクセスし、その
後火の周期で垂直制御記憶装置５８へアクセスするのに
２クロック周期が必要である。
【図面の簡単な説明】
第１図は代表的な従来の制御記憶装置の構成を示すブロ
ック図である。 第２図は本発明に従って構成れれた制御記憶装置のブロ
ック図である。 ４２・・・エントリポイントテーブル、　４日・・・補
助的（エントリ）制御記憶装置、　５８・・・制御記憶
装置、　６２・・・制御記憶装置出力バス、　８゜・・
・マイクロコード表示（選定ビットフィールド）、８４
・・・バス選定手段（エントリ制御記憶装置エネイブル
レジスタ。 手続補正書（方式） １．事件の表示　昭和５９年特許願第２０３８９６号２
、発明の名称　ｃＰＵパイプラインの性能向上用補助的
制御記憶装置 ３、補正をする者 事件との関係　出願人 名称　タンデム　コンピューターズ インコーポレーテッド ４、代理人

Claims (1)

  1. 【特許請求の範囲】 ｆｉｌ　エントリポイントテーブルと少くとも１つの制
    御記憶装置を含む、命令実行用のハードウェアを有する
    中央処理装置で、上記制御記憶装置からマイクロコード
    を得てそれを制御記憶装置の出力ラインへ接続されたバ
    スへ与えるのに使われるエントリポイントテーブル中の
    ポインタへマクロ命令がアクセスするものにおいて： 各マクロ命令用マイクロコードの第１ラインを含み、上
    記マイクロ命令によってアクセスされ、又補助的制御記
    憶装置の出力ラインが選択的に上記バスへ接続されると
    き、上記制御記憶装置の出力ラインを上記バスから選択
    的に切り離すためのバス選択手段へ選択的に接続される
    出力ラインを有する補助的制御記憶装置で、上記バス選
    択手段が、上記制御記憶装置又は補助的制御記憶装置の
    いずれが上記バスへ接続されるべきかを示すマイクロコ
    ードの表示に対応する補助的制御記憶装置。
JP59203896A 1983-09-29 1984-09-28 中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法 Expired - Lifetime JPH071479B2 (ja)

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Application Number Priority Date Filing Date Title
US06/537,038 US4574344A (en) 1983-09-29 1983-09-29 Entry control store for enhanced CPU pipeline performance
US537038 1990-06-12

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Publication Number Publication Date
JPS60167034A true JPS60167034A (ja) 1985-08-30
JPH071479B2 JPH071479B2 (ja) 1995-01-11

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ID=24140919

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JP59203896A Expired - Lifetime JPH071479B2 (ja) 1983-09-29 1984-09-28 中央処理装置の制御記憶装置及びマクロ命令用のマイクロ命令を実行装置に与える方法

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EP (1) EP0136183B1 (ja)
JP (1) JPH071479B2 (ja)
AT (1) ATE54212T1 (ja)
AU (1) AU571010B2 (ja)
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