JPS58146943A - デ−タ・プロセツサのマイクロワ−ド発生機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は、一連のマイクロワードがプロセッサ命令の実
行を制御する念めに使用されるマイクロプログラム化デ
ータ・プロセッサ及びディジタル・コンピュータにおけ
るマイクロワード発生機構に関する。

本発明は、主たる回路部分が大規模集積（ＬＳＩ）回路
チップ上に形成されたデータ・プロセッサ及びディジタ
ル・コンピュータにおいて特ニ有用である。

〔背景の技術〕

マイクロプログラム化されたディジタル・コンピュータ
またはデータ・プロセッサにおいて、内部記憶ユニット
からマイクロワードが読出され、内部プロセッサ制御動
作な生じる。この制御動作は、ユーザーのソフトウェア
・プログラムから得られたプロセッサ命令を実行するた
めに必要となるものである。マイクロワードは記憶ユニ
ットから読出され、１時に１つ宛、制御レジスタヘセッ
トされる。各マイクロワードは複数の２進ビツトを含み
、その全てまたは１部は複数ビットの制御群または制御
フィールドとして組織化されてよい。制御レジスタはデ
コーダ機構を駆動し、デコーダ機構は基本的制御地点信
号を発生し、これら信号はデータ・プロセッサに存在す
る各種のデータ・フロー・ゲート及びデータ操作機構を
制御する。各マイクロワードは、１つのマイクロワード
・サイクルの間、データ・プロセッサの内部動作を制御
する。プロセッサ命令を実行するためには、通常、いく
つかのマイクロワードが必要である。

あるプロセッサ命令は少数のマイクロワードな必要とす
るのみであるが、プロセッサ命令によっては、その実行
を完了するために多くのマイクロワードＹ必要とするも
のがある。

マイクロワードは制御記憶機構と呼ばれる別個の記憶ユ
ニットに置かれるか、マイクロワードの排他的使用のた
めに、確保されたプロセッサ・メイン・ストレージ・ユ
ニットの１部に置かれてよい。

別個の記憶ユニットが使用される場合、これらのユニッ
トは読出し／書込み型か読出専用型のいずれでもよい。

小型のデータ・プロセッサの場合、現在の傾向は、マイ
クロワードをいわゆる読取専用記憶（ＲＯ８）ユニット
に記憶させる方向にある。いずれにせよ、現在使用され
ているマイクロワード記憶ユニットはランダム・アクセ
ス型のものであり、記憶ユニットにおける所望の記憶位
置をアドレスするための通常のアドレシング回路を含む
。

現在の技術動向は、マイクロワード制御記憶部分を含む
主たる１５１路部分を、ＬＳＩ回路チップ上に設ける傾
向にある。その目的は単一の集積回路チップ上で実行で
きるデータ処理機能の数を増大させることであり、究極
の目的は、単一のチップ上に完全なデータ・プロセッサ
またはディジタル・コンピュータを形成することである
。現在のところ、多数の回路を単一の、チップ上に集積
する最良の技術は、いわゆる金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）技術である。この技術は
、集積回路チップ上に非常に稠密な回路を形成すること
を可能にする。残念ながら、ＭＯ８ＦＥＴ回路は、他の
集積回路技術（例えばバイポーラ集積回路技術）を使用
して製造された回路よりも、幾分遅い動作速度を有する
。従って、ＭＯ８ＦＥＴ回路ヲ使用するデータ・プロセ
ッサ機構の動作速度を増大させる手段が望１れる。これ
は、特に、データ・プロセッサのマイクロワード制御記
憶部分についていえることである。なぜならば、この部
分は、データ・プロセッサの他の部分に対する基本的制
御信号を発生するところだからである。

〔本発明の要約〕

本発明は、ＭＯ８ＦＥＴ回路技術を用いて容易に製造す
ることができ、かつ現在入手可能な同じ大きさの（全体
のマイクロワード・ビット容量）ＭＯ８ＦＥＴマイクロ
ワード発生機構で実現される動作速度よりもかなり早い
動作速度を有するマイクロワード発生機構を実現する。

これは、マイクロワード発生機構の中の通常のランダム
・アクセス制御記憶ユニットと、そのアドレシング回路
を、複数のプログラム可能論理アレイ（ＰＬＡ）で置換
することによって可能となる。これらＰＬＡの最初のも
のは、実行されるべき各プロセッサ命令に応答して、そ
の命令の実行に必要な最初のマイクロワードを与える。

他のＰＬＡは、同様に各プロセッサ命令に応答して、そ
の命令の実行に必要な残りのマイクロワードを与える。

最初のＰＬＡでは、比較的少数のマイクロワードが必要
とされるに過ぎない。なぜならば、各種のプロセッサ命
令について、非常に限られた種類の制御動作が最初のマ
イクロワードで実行されればよいからである。特に、各
種のプロセッサ命令をグループに分類し、グループ内で
は各命令について最初のマイクロワ”−ドが同じである
ようにすることができる。従って、必要とされる最初の
サイクルのマイクロワードの種類の数は、実質的に、全
体的なプロセッサ命令セット中の異なった命令の数より
も小さい。この理由により、最初のマイクロワードＰＬ
Ａは比較的にサイズが小さく、従って比較的に早い動作
速度を有する。従って、各プロセッサ命令に対する最初
のマイクロワードは、比較的迅速に発生される。これに
よって、他のＰＬＡは、各プロセッサ命令について残り
のマイクロワードな発生するため、より多くの時間を有
することになる。換言すれｋ、他の１、ＰＬＡのマイク
ロワ−ドは、最初のマイクロワード・サイクルが完了す
るまで必要とされないから、それらのＰＬＡは幾分大き
く°てもよく、また幾分遅くてもよいことになる。

最初のマイクロワードＰＬＡは、各プロセッサ命令に対
するマイクロワード・シーケンスの発生中、優先発走（
ｈｅａｄ　　５ｔａｒｔ）のビットを与える。これは、
特にブランチ型及びジャンプ型のプロセッサ命令の場合
に有用である。なぜならば、プロセッサ命令の新しいセ
ットの上で新しいスタートな開始しなければならない時
、マイクロワード発生機構はより速い反応を起すことが
できるからである。大部分のユーザー・プログラムはか
なりのブランチ命令及びジャンプ命令を含むので、これ
は全体的処理時間のかなりの節減を意味する。

上記の考えは、各プロセッサ命令の実行に必要な第２の
マイクロワードに拡張することができる。

第２のＰＬＡは、各プロセッサ命令の実行に必要な第２
のマイクロワードを発生するだけのために設けることが
できる。概して、この第２のマイクロワードＰＬＡは、
最初のマイクロワードＰＬＡよりも幾分大きくかつ遅い
ものとなる。なぜならば、第２のマイクロワード・サイ
クルでは、多様な制御動作が必要となるからである。し
かし、この第２のマイクロワードＰＬＡは、第２サイク
ルのマイクロワードに続く残りのマイクロワードを発生
する残りのＰＬＡよりも、小さくかつ早いものである。

別個にされた第２のマイクロワードＰＬＡを使用するこ
とによって、そのような残りのＰＬＡは、有効なマイク
ロワードを出力し始めるに当って、更に多くの時間・を
−有することになる。

換言すれば、各プロセッサ命令について、最初の２つの
マイクロワード・サイクルが完了してしまうまで、残り
のＰＬＡはマイクロワードを与え始める必要はない。

〔第１図のデータ・プロセッサの説明〕第１図を参照す
ると、そこにはＬＳＩチップ上で組立てるのに特に適し
たデータ・プロセッサ（ディジタル・コンピュータ）１
００機能的ブロック図か示される。データ・プロセッサ
１ｏはデータ・フロー・ユニット１１、主記憶装置１２
、入出力（Ｉｌｏ）装置１３、制御装置１４、及びクロ
ック発生器１５を含む。データ・フロー−ユニット１１
は中央演算処理装置（ＣＰＵ）とも呼ばれ、演算論理機
構（ＡＬＵ　）、各種のハードウェア・レジスタ及びカ
ウンタ、局所記憶装置、これらの要素を相互に結合する
母線システムを含む。

データ・フロー・ユニット１１はデータの加算、減算、
再配列及び他の操作＆’Ｊ行し、所望の結果を発生する
装置である。制御装置１４は、各種の制御点信号によっ
て、データ・フロー・ユニット１１、主記憶装置１２、
Ｉ１０装置１３の動作を制御する。上記の制御点信号は
、これら装置に設けられた各種の回路機構へ与えられる
。制御装置１４は、実行されるべき各プロセッサ命令に
ついて、一連のマイクロワードを発生するマイクロワー
ド発生機構を含む。これらのマイクロワードは制御点信
号を発生し、これらの信号は他の装置における基本動作
を制御する。

データ・フロー・ユニット１１は命令レジスタ１６、Ａ
レジスタ１７、Ｂレジスタ１８を含む。

Ａレジスタ１７、Ｂレジスタ１８の双方はそれらの入力
回路及び出刃回路を多重導線プロセッサ母線１９へ接続
される。それは、複数ビット２進信号ヲ里線１９へ与え
、かつ複数ビット２進信号を母＠１９から受取るためで
ある。Ａレジスタ１７及びＢＬ／ジスタ１８はＡＬＵ２
０を駆動し、ＡＬＵ２０の出刃は１組のゲート回路２１
を介してプロセッサ母線１９へ接続される。’ＡＬＵ制
御回路２２は、制御装置１４がら与えられた制御点信号
に応答して、ＡＬＵ２ｃｒＫよって実行されるべき特定
の算術または論理動作を設すする。更に、データ・フロ
ー・ユニット１１はプログラム・カウンタ２３　、現＆
ｆ　令アドレス・レジスタ２４．７’−４・アドレス・
カウンタ２５を含む。これらの装置は、主記憶装置１２
のために記憶アドレスを与えるため、プロセッサ母＠１
９へ接続される。

更に、データ・フロー・ユニット１１は局所記憶装置２
６を含む。装置２６には局所記憶アドレス・レジスタ（
ＬＳＡＲ）２７及び局所記憶データ・レジスタ（ＬＳＤ
Ｒ）２Ｂが付属している。

ＬＳＤＲ２８はプロセッサ母線１９へ接続され、複数ビ
ット２進データをプロセッサ母線１９から局所記憶装置
２６へ（またはその逆方向へ）転送するために使用され
る。局所記憶装置２６は、データ・プロセッサ１０によ
って実行されつつあるユーザー・プログラムの実行中に
、データを一時的に記憶するために使用される各種の汎
用レジスタを含む。説明を簡単にするため、ＬＳＡＲ２
７は、制御装置１４から局所記憶アドレスを受取るもの
と仮定する。

更に、データ・フロー・ユニット１１は１組のプリチャ
ージ（ｐｒｅｃｈａｒｇｅ）／ディスチャージ（ｄｉｓ
ｃｈａｒｇｅ　　）（ＰＣ／ＤＣ）回路２９を含む。こ
れはプロセッサ母線１９の中にある個々の導線を選択的
にプリチャージし友りディスチャージしたりするために
使用される。ＰＣ’／ＤＣ回路２９は、制御装置１４か
ら制御点信号母線３０及び３１を介して、制御ビット及
びマスク・ビットを受取る。制御ビットのコードは、チ
ャージングまたはディスチャージング（捷たはこれら双
方）が実行されるべきかどうかを決定し、マスク・ビッ
トは、どのプロセッサ母線が影響を受けるかを決定する
。

１つのレジスタから他のレジスタへプロセッサ母線１９
を介してデータを転送するには、先ずプ。

ロセツサ母線１９の全ての線をプリチャージする。

その後、選択されｔ源のレジスタか能動化されて、論理
１の値を有すべき線を選択的にディスチャージする。デ
ィスチャージされなかった線は論理０の値を表わす。適
半な宛先レジスタが能動化されて、プロセッサ母＠１９
上に現われた完全な２進データ・パターンを受取る。

主記憶装置１２は主記憶機構６２、記憶アドレス・レジ
スタ（ＳＡＲ）３３、記憶データ・レジスタ（ＳＤＲ）
３４を含む。５ＡＲ３３は、プログラム・カウンタ２３
及びデータ・アドレス・カウンタ２５から記憶アドレス
を受取るため、プロセッサ母ｗＪ１９へ接続される。５
ＤＲ３４は、主記憶機構６２からプロセッサ母線１９へ
（またはその反対方向へ）データ、命令などを転送する
ため、プロセッサ母線１９へ接続される。

Ｉ１０装＃１３は入出力（Ｉｌｏ）機構３５を含む。Ｉ
１０機構６５はＩ１０母線３６へ接続され、Ｉ１０母線
６６はデータ・プロセッサ１０に関連した各種の周辺装
置へ接続される。Ｉ１０機構３５は、Ｉ１０レジスタ３
７を介してプロセッサ母線１９へ接続される。Ｉ１０レ
ジスタ３７は、Ｉ１０機構３５からプロセッサ母＠１９
へ（またはその反対方向へ）複数ビット２進情報を転送
するために使用される。

実行されるべきユーザー・プログラムは、最初、Ｉ１０
母線３６へ接続された周辺装置の１つから、主記憶機構
３２ヘロードされる。これは、Ｉ１０機構３５．Ｉ１０
レジスタ３７、プロセッサ母線１９及び記憶データ・レ
ジスタ３４を介して達成される。その後、ユーザー・プ
ログラムは、主記憶機構３２から順次にユーザ・プログ
ラムを構成する各種のプロセッサ命令を読出すことによ
って実行される。各プロセッサ命令は、順番に、５ＤＲ
３４及びプロセッサ母線１９を介して命令レジスタ１６
へ転送される。命令レジスタ１６に存在するプロセッサ
命令（または少なくともその実効動作コード部分）は、
制御装置１４へ実行されるべき特定のプロセッサ命令を
知らせるため、多重線母線１６ａな倉して制御装置１４
へ与えられる。

命令レジスタ１６に存在する各プロセッサ命令に応答し
て、制御装置１４にあるマイクロワード発生機構は、各
プロセッサ命令のために一連のマイクロワードを発生す
る。制御装置１４にあるデコーダ機構は、１時に１つ宛
マイクロワードに応答して、各マイクロワードのために
複数の制御点信号を発生する。これら制御点信号のある
ものは、データ・プロセッサ１０にある各種のレジスタ
、カウンタ、及びその他の装置に関してデータをロード
し、またはデータをゲート・アウトするように制御する
。図を簡単にするため、各種の入力ロード制御点線及び
出力ゲート制御点線は第１図に示されていない。制御点
信号のあるものは、局所ｇｅｔｔ７ドレス・レジスタ２
７のためにアドレスを与え、また他のものは、ＡＬＵ制
御回路２２及びＰＣ／ＤＣ回路２９に対する制御信号と
なる。

〔第２図の制御装置の説明〕 ここで第２図を参照すると、そこには第１図の制御装置
１４０代表的構成が詳細に示される。この構成は、本発
明に従って構成されるマイクロワード発生機構の第１実
施例を含む。このマイクロワード発生機構は第１サイク
ルＰＬＡ４０、第２サイクルＰＬＡ４１．１組の実行ア
ドレス・デコードＰＬＡ４２、及び１組の実行デコード
ＰＬＡ４３によって表わされる複数のＰＬＡを含む。こ
れらＰＬＡ４０−４３の各々は、命令レジスタ１６に存
在するプロセッサ命令に応答して、そのような命令を実
行するために必要なマイクロワードを発生する。

ＰＬＡ４０及び４１は、それぞれ命令を実行するのに必
要な第１及び第２のマイクロワードを４える。次のいく
つかのマイクロワードはＰＬＡ４２によって与えられる
。概して、ＰＬＡ４２によって与えられたマイクロワー
ドは、処理されるべきオペランドに対する実効アドレス
の計算を実行し、かつ主記憶機構３２からそのようなオ
ペランドを取出すために使用される。実行アドレスを計
算するマイクロワードが完了した後、プロセッサ命令を
実行するのに必要なマイクロワードの残りのものが、Ｐ
ＬＡ４３によって与えられる。これらのマイクロワード
は、プロセッサ命令な実行する。すなわち、それらはブ
°ロセツサ命令によって要求される所望のオペランドの
処理を実行する。

オペランド処理が１完了した後、ＰＬＡ４３は、プロセ
ッサ命令の全体的マイクロワード・シーケンスを完了す
るのに必要な他のマイクロワードな与える。

例として、ＰＬＡ４２及び４３の各々は、相互に並列に
動作させられる４つのＰＬＡを含むものと仮定する。こ
れらのＰＬＡは、所望の数のマイクロワードが与えられ
てしまうまで、反復する１−２−３−４のイーケンスで
マイクロワードを与える。

ＰＬＡ４０−４３からのマイクロワードは１時に１つ宛
、制御レジスタ４４へ与えられる。各マイクロワードは
、制御レジスタ４４に存在する時、デコーダ４５を駆動
する。駆動されたデコーダ４５は、１つのマイクロワー
ド制御サイクルの間、適当な制御点信号を発生する。各
マイクロワードは比較的多数のビットを有し、これらの
ビットはグループ化されて、いくつかの複数ビットよシ
成る制御フィールドにされる。これら制御フィールドの
あるものは、エンコードされた制御フィールドである。

これらの制御フィールドは、適当な個々の制御点信号を
発生するため、デコーダ４５によってデコードされる。

他の制御フィールドはエンコードされていないビット有
意の制御フィールドである。ビット有意制御フィールド
にあるビット位置は、デコーダ４５をそのまま通過して
適当な出力制御点線へ与えられる。クロック発生器１５
はクロック・パルスを与える。クロック・パルスｊ・ま
、制御点信号がデコーダ４５の出力に実際に現われる時
点を決定する。ある種のデータ・プロセッサにおいては
、マイクロワード・サイクル当、ｊｌ）１つのクロック
・パルスが存在するが、データ・プロセッサによっては
、各マイクロワード・サイクルに対して、時間的にスペ
ースを置かれた１群のクロック・パルスが存在する。

制御レジスタ４４ヘロードされるべき特定のマイクロワ
ードの選択は、ＰＬＡ出力ゲート４６゜４９、及びマイ
クロワード自体によって発生されるＰＬＡ出カヌカスト
ローブパルス（ストローフ母線５ｌ−８４上にある）に
よって達成される。制御レジスタ４４に存在する各マイ
クロワードはＰＬＡストローブ・パルスを発生し、この
パルスは、制御レジスタ４４に対して次のマイクロワー
トラ与えるべきＰＬＡを選択する。制御レジスタ４４ヘ
マイクロワードを与えるＰＬＡと同じ数の異なつｉ　Ｐ
　Ｌ　Ａストローブ制御点線がデコーダ４５から出され
、それらの各々はＰＬＡ出力ゲートの異なった１つへ接
続される。各マイクロワードにある制御フィールドの１
つは、ＰＬＡストローブ制御フィールドである。各マイ
クロワードについて、とのＰＬＡストローブ制御フィー
ルドはデコードされ、ＰＬＡストローブ制御点線の特定
の１つが能動化される。それは、特定のＰＬＡに対する
出力ゲートを能動化し、そのＰＬＡから制御レジスタ４
４ヘマイクロワードな通過させるためである。

このようにして、ＰＬＡ４０から与えられたマイクロワ
ードが制御レジスタ４４に存在する時、デコーダ４５か
ら母線Ｓ２上のＰＬＡ出カヌカストローブルスが発生さ
れる。このノくルスはゲート４７を能動化して、ＰＬＡ
４１から制御レジスタ４４ヘマイクロワードな通過させ
る。ＰＬＡ４１からのマイクロワードが制御□レジスタ
４４に存在する時、それはデコーダ４５から母線Ｓ６中
に含すれる線Ｓ３．ａ（図示せず）上にＰＬＡストロー
ブ・パルスを発生する。このノ（ルスは、実効アドレス
・デコードＰＬＡの最初のものから制御レジスタ４４ヘ
マイクロワードな与えさせる。同様に、最初の実効アド
レス・デコードＰＬＡから生じたマイクロワードは、母
線Ｓ３中の線５３ｂ（図示せず）上にＰＬＡストローブ
・ノシルスを発生する。

このパルスは、第２の実効アドレス・デコードＰＬＡか
らマイクロワードな選択する。以下同様である。ＰＬＡ
４３からの最後のマイクロワー自ま母線Ｓ１上にＰＬＡ
ストローブ・ノくルスを発生する。このパルスは、制御
レジスタ４４へ与えられるべき他のマイクロワードをＰ
ＬＡ４０から発生する。このようにして、制御レジスタ
４４に存在する各マイクロワードは、制御レジスタ４４
へ与、ｔられるべき次のマイクロワードの源を選択する
ように働く。

ＰＬＡ’４０、ＰＬＡ４１、ＰＬＡ４２、ＰＬＡ４６の
各々は適−な数の「積ｊ線によって出力ＯＲアレイへ接
続された入力ＡＮＤアレイな含む。

現在の実施例において、これらＰＬＡの各々は「静的Ｊ
−１’ＬＡである。後の実施例では、「動的」ＰＬＡが
使用される場合を説明する。

ＰＬＡ４０の場合、命令レジスタ１６にある命令ビット
は母線１６ａを介して直接に、ＰＬ、ＡのＡＮＤアレイ
に対する入力線へ与えられる。命令ビットの特定のコー
ドに応答して、ＡＮＤプレイは特定の「積ｊ線な能動化
する。特定の「積」線の能動化は、ＰＬＡのＯＲアレイ
をして、そのＯＲアレイ出力線上に特定のマイクロワー
ド・ビット・パターンを発生せしめる。ＯＲアレイ出力
線はゲート４６の入カベ接続される。ＰＬＡ、４０のた
めのＯＲアレイの各「積ｊ線は、異なったマイクロワー
ドな与えるため個性化される。ＰＬＡ４０のＡＮＤアレ
イは個性化され、異なったプロセッサ命令に対する異な
った命令ビット・コードが適当な「積」線を能動化する
ようにされる。ＰＬＡ４０の場合、比較的に少数のマイ
クロワードのみが必要である。なぜならば、異なったプ
ロセッサ命令をグループにまとめ、グループ内の各命令
については、１つの同じマイクロワードを使用するよう
にすることができるからである。

ＰＬＡ４１は、各種のプロセッサ命令のために第２マイ
クロワードな与えるように構成されかつ接続される。概
して、ＰＬＡ４１はＰＬＡ４０よりも幾分多数のマイク
ロワードな含む。しかし、ＰＬＡ４１における異なった
マイクロワードの数は、プロセッサ命令セットにおける
異なったプロセッサ命令の全数よりも実質的に少ない。

各プロセッサ命令に対する第１及び第２サイクルの後で
は、残りのマイクロワード・サイクルに対するマイクロ
ワードは、ＰＬＡ４２及び４３から得られる。このため
、命令レジスタ１゛６から取られたプロセッサ命令ピッ
ト力、エンコードＰＬＡ５０の入力ＡＮＤアレイへ与え
られる。それに応答して、ＰＬＡ５０の出力ＯＲアレイ
は、ＰＬＡ５０の入力へ与えられつつあるプロセッサ命
令な独特に表示する命令識別（ＩＤ）番号を出力する。

この命令識別番号は、ＰＬＡ５０の入力へ与えられたプ
ロセッサ命令ビットよりも、少ない数のピットナ有する
。これは、ＰＬＡ４２及び４３で要求されるＡＮＤアレ
イ入力線の数を減少させる。現在の実施例において、Ｐ
ＬＡ５０は静的ＰＬＡであり、ＰＬＡ４２及び４３と比
較して、相対的に小さなサイズを有する。

前のプロセッサ命令に対するマイクロワード・シーケン
スの終り近くで、新しいプロセッサ命令に対する命令識
別番号が、デコーダ４５から与えられる適当な制御点信
号によって、複数段レジスタ５１ヘロードされる。この
制御点信号は制御点線５２上に現われ、かつシーケンス
・カウンタ５３及び５４の各々をゼロ状態ヘリセットす
るため、これらカウンタのリセット端子へ与えられる。

レジスタ５１から取られた複数ビットの命令識別番号は
、ＰＬＡ４２の各々におけるＡＮＤアレイの第１群の入
力へ与えられる。シルケンス・カウンタ５６から取られ
た複数ビットのシーケンス・カウント番号は、ＰＬＡ４
２の各々におけるＡＮＤアレイの第２群の人力へ与えら
れる。これらの組合せられた入力、命令識別番号、及び
シーケンス・カウント番号は、実効アドレス・デコード
ＰＬＡの各々をして、特定のマイクロワードな選択せし
めるとともに出力させる。これらのマイクロワードは、
１時に１つ宛制御レジスタ４４へ与えられる。最後のマ
イクロワードが制御レジスタ４４へ与えられたとき、シ
ーケンス・カウンタ５３は１だけ増進される。それは、
ｐＬＡ４２へ他のシーケンス・カウント番号を与えるた
めである。

これは、ＰＬＡ４２の各々をして、他のマイクロワード
を選択させると共にそれｖｂ力させる占これらｐ他のマ
イクロワードは１時に１つ宛制御レジスタ４４へ与えら
れ、ＰＬＡ４２の入力へ更にシーケンス番号を与えるた
め、再びシーケンス・カウンタ５３が増進される。この
過程は、実行されつつあるプロセッサ命令について、所
望の数の実効アドレス・デコード・マイクロワードが発
生されてしまうまで、必要に応じて何度も繰返される。

ＰＬＡ４３は、現在のプロセッサ命令の実行を完了する
のに必要な残シのマイクロワードを・発生するため、同
じように動作する。ＰＬＡ４２から制御レジスタ４４ヘ
ロードされ９た最後のマイクロワードは、ストローブ母
ａＳ４上に適当な°ＰＬＡ出カス出口ストローブ信号す
る。それは、ＰＬＡ４３からのマイクロワードの選択を
開始するためである。その後、ＰＬＡ４３がら発生した
各マイクロワードは、制御レジスタ４４へ与えられるべ
き次の実行デコード・マイクロワードな選択するために
使用される。最後の実行デコード・マイクロワードは、
適当なＰＬＡストローブ信号を発生してＰＬＡ４０から
出力を選択し、次のプロセッサ命令のためにマイクロワ
ード・シーケンスを開始するために使用される。ＰＬＡ
４３の友めのシーケンス・カウンタ５４は、ＰＬＡ４３
によって与えられたマイクロワードの各組のために、１
度だけ増進される。

現在のプロセッサ命令に対するマイクロワード・シーケ
ンスは、現在のプロセッサ命令を実行する外に、主記憶
機構６２から次のプロセッサ命令を取出し、それを命令
レジスタ１６ヘロードする。

これは、プログラム・カウンター２３を増進させ、主記
憶機構３２にある次のプロセッサ命令にアクセスするた
め、増進されたプログラム・カウントを記憶アドレス・
レジスタ３３へ与えることによって達成される。命令レ
ジスタ１６に対する次のプロセッサ命令のロードは、そ
れが現在のプロセッサ命令の実行完了に影響を与えない
時点になされる。具体的には、それはＰＬＡ４０及び４
１が現在の命令についてそれらのマイクロワードな与え
、かつ現在の命令について命令識別番号がレジスタ５１
ヘロードされた後になされる。

〔第２図の制御装置の動作の説明〕 ＰＬＡ４０及び４１の各々は比較的小さなサイズで、従
って比較的に早い動作速ｔｔｖ有する。具体的に説明す
れば、ＰＬＡ４０は、命令レジスタ１６からプロセッサ
命令ビットの新しい組を受取。

つた後、５０ナノ秒以内で有効な出力マイクロワードな
発生できるように、十分に小さくかつ十分に高速である
。これによって、制御装置の構成は、その中で各マイク
ロワード制御サイクルが例えば５０ナノ秒の持続時間を
有するように作ることができる。他方、ＰＬＡ４１は、
ＰＬＡ４０よりも幾分大きくかつ幾分低速であることが
できる。これは、ＰＬＡ４０へ割当てられた５０ナノ秒
がＰＬＡ４１へ追加の５０ナノ秒を与えて、有効な出力
マイクロワードな発生させろようにするからである。従
って、ＰＬＡ４１に対する要件は、それが命令レジスタ
１６から新しい命令ビットを受取った後、１００ナノ秒
以内で有効な出力マイクロワードな発生できることであ
る。

ＰＬ、Ａ４０及び４１を使用することによって、ＰＬＡ
４２は有効な出力マイクロワードを発生し漏めるに当っ
て、追加的な１００ナノ秒を有することになる。換言す
れば、ＰＬＡ４２は、最初の有効な実効アドレス・マイ
クロワードな与える念め、１５０ナノ秒までの時間を有
することになる。

これは、エンコードＰＬＡ５０が命令識別番号を発生し
、レジスタ５１がその番号な受取ってそれをＰＬＡ４２
へ与え、ＰＬＡ４２がそのような番号に応答して、最初
の実効アドレス・マイクロワードな発生するのに必要な
時間を与える。

命令レジスタ１６ヘロードし、ＰＬ、Ａ４０，４１．５
０の出力が次の命令のために必要とされる前に、これら
ＰＬＡ＆能動化するための十分の時間が存在する。しか
し、これはいわゆるブランチ命令及びジャンプ命令の場
合にはあてはまらない。もしブランチ条件及びジャンプ
条件が満足させられないならば、新しい「シーケンス外
の」プロセッサ命令が命令レジスタ１６へ迅速にロード
され、その実行ができるだけ早く開始されねばならない
。

ＰＬＡ４０及び４１によって与えられる早い反応時間及
び優先発走が、これ糾可能にする。換言すれば、ＰＬＡ
４０及び４１は、ブランチ型及びジャンプ型のプロセッ
サ命令の効率をかなジ早める。

典型的なユーザー・プログラムは、時間の６０チをブラ
ンチ命令及びジャンプ命令で使用するので、これはデー
タ・プロセッサの効率の点で大きな改善となる。

ＰＬＡ４［１及び４１を比較的小さくかつ高速にするこ
とができる理由は、各種のプロセッサ命令の第１及び第
２マイクロワード制御サイクルに対しては、比較的に小
数の異なったマイクロワードが必要となるに過ぎないか
らである。換言すれば、完全なプロセッサ命令セットを
形成する各種のプロセッサ命令を、第１組のグループへ
分類し、第１サイクルのマイクロワードがグループ内の
各命令について同一になるようにすることができる。

同様に、各種のプロセッサ命令を第２組のグループに分
類し、第２のマイクロワードがグループ内の各命令につ
いて同一になるようにすることができる。従って、ＰＬ
Ａ４０及び４１の各々は、特定のプロセッサ命令が帰属
する色軸的な種類又はグループを認識するだけでよい。

ＰＬＡは、各命令の具体的ビットの全てを認識したりそ
れらに応答したりする必要はない。

表１は、各種のプロセッサ命令について、最初のマイク
ロワード・サイクルの間に必要となる制御動作の限られ
た数の種類を示す。表ＮＣおいて、プロセッサ命令のセ
ットは、第１サイクル・マイクロワードのために、６つ
の異なったグループまたは種類へ分類される。この場合
、３つだけの異なったマイクロワードがＰＬＡ４０によ
って与えられる必要がある。第１のマイクロワードはグ
ループｌの命令のために与えられ、第２のマイクロワー
ドはグループ■の命令のために与えられ、第３のマイク
ロワードはグループ■の命令のために与えられる。表１
に示されるように、これらマイクロワードの各々は、次
のマイクロワードの源を選択するために、ＰＬＡ出カヌ
カストローブ信号生する。更に、これらマイクロワード
の各々は、プログラム・カウンタ（ＰＣ＞２３に存在し
ているプログラム命令アドレスを、現命令アドレス・レ
ジスタ（ＣＩＡＲ）２４ヘロードするための制御点信号
を発生する。現命令アドレス・レジスタ２４は、複数ワ
ード・プロセッサ命令の場合に使用される。そのような
場合、ＣＩＡＲ２４は、複数ワード命令の第１ワードの
記憶アドレスを保持するために使用される。その後、プ
ログラム・カウンタ２３は、プロセッサ命令の第２、第
３ワードを順番にアドレスするために更新される。複数
ワード命令の第１ワードは有効な動作コードを含み、か
つそのワードは命令レジスタ１６ヘロードされるワード
である。複数ワード命令の追加のワードは、データの即
値、オペランド・アドレス情報などを与える。

表１に示されるように、グループＩにおける各プロセッ
サ命令の第１マイダロワードは、命令レジスタ（ＩＲ）
１６に存在する命令ワードをＡレジスタ１７ヘセツトす
るように使用される。グループ■命令の最初のマイクロ
ワードは、異なった動作を与える。グループ■のマイク
ロワードは、複数ビット定数に料Ｂレジスタ１８ヘロー
ドサセる。定数にはＰＣ／ＤＣ回路２９によって発生さ
れ、多重導線１９（プロセッサ母線）を介してＢレジス
タ１８へ転送される。グループ■におけるプロセッサ命
令の第１マイクロワードは、局所記憶機構（Ｌ、５）２
６で出力されつつある複数ビット２進値な局所記憶デー
タ・レジスタ（ＬＳＤＲ）２８へ転送するように働く。

更に、グループ■の第１サイクル・マイクロワードは、
多重導線１９に含まれる線の全てをプリチャージする。

このプリチャージは、ＰＣ／ＤＣ回路２９によって達成
される。前に言及したように、導線１９のブランケット
・プリチャージは、１つのレジスタから他のレジスタへ
導＠１９を介して複数ビット２進値を転送する場合に実
行される第１ステツプである。

表２は、異なつ次第２サイクル・アイクロワードによっ
て与えられる制御動作の組な示す。この例において、全
体のプロセッサ命令セットは６つのグループに分類され
、各グループには異なつ九第２サイクル・マイクロワー
ドが割当てられる。

従って、ＰＬＡ４１は全部で６つの異なったマイクロワ
ードを含む。表２に示されるように、これら６つの第２
サイクル・マイクロワードは、次のマイクロワード源を
選択するためのＰＬＡ出カヌカストローブ信号える。更
に、これらマイクロワードの各々は、ＡＬＵ制御回路２
２のために複数ビット制御信号を与える。このようなＡ
ＬＵ制御信号は、ＡＬＵ２０をセットして、所望の算術
または論理動作を実行するようにコード化、されている
。

更に、グループ■に分類された各プロセッサ命令のため
の第２サイクル・マイクロワードは、命令レジスタ（Ｉ
Ｒ）１６に存在する命令ワードをＡレジスタ１７ヘセツ
トする。グループ■の第２サイクル・マイクロワードは
、ＰＣ／ＤＣ回路２９によって与えられた定数ＫをＢレ
ジスタ１８ヘロードする。グループ■のマイクロワード
は、局所記憶データ・レジスタ（ＬＳＤＲ）２８の内容
’ｆＡレジスタ１７へ転送する。グループ■のマイクロ
ワードは、局所記憶データ・レジスタ２８の内容’ｋＢ
レジスタ１８へ転送する。グループＶのマイクロワード
は、多重導線１９の全ての線をプリチャージする。グル
ープ■のマイクロワードは、多重導線１９のブランケッ
ト・プリチャージを実行するのみならず、プログラム・
カウンタ２３を増進する。

表１及び表２に掲げた制御動作灸びそのグループ化は、
はんの１例に過ぎない。プロセッサの構成が異なれば、
概して、第１及び第２のマイクロワード・サイクル制御
動作を異なったように分類しかつグループ化する必要が
あろう。更に、プロセッサの構成が異な９ば、第１及び
第２のマイクロワード−サイクルのために分類されるプ
ロセッサ命令セットのグループの数も異なってとよう。

しかし第１及び第２マイクロワード・サイクルのために
、より少ない数のマイクロワードな使用できるという命
題は正しく、別個の第１及び第２サイクルＰＬＡを使用
することは、データ・プロセッサの効率な改善すること
になる。

更に、必要とされるマイクロワードの数が少なくてよい
ことの外に、第１及び第２サイクルＰＬＡ４０及び４１
は小型になる。なぜならば、各ＰＬＡで、ＡＮＤアレイ
入力線の数及びＯＲアレイ出力線の数が少なくなるから
である。ＡＮＤアレイ入力線の数が少なくてよいのは、
ＰＬＡ４０及び４１は、各命令がどの種類またはグルー
プに属するかな決定するだけでよいからである。従って
、命令の種類またはグループを認識するためには、命令
レジスタ１６からＰＬＡ４０及び４１へ、プロセッサ命
令の少ない数のビラトラ与えればよいことになる。

ＰＬＡ４０及び４１で必要となるＯＲアレイ出力線の数
も、概して少数となる。なぜならば、データ・プロセッ
サによって必要とされるマイクロワード制御動作を広範
囲に与えるために第１及び第２サイクル・マイクロワー
ドが必要とされることはないからである。ＰＬＡ４０及
び４１は、各種のプロセッサ命令の第１及び第２マイク
ロワード・サイクルに必要とされる制御動作の限られた
数を与えればよい。

〔第３図の制御装置の説明〕 第３図を参照すると、そこには第１図の制御装置１４に
対応する制御装＃６０の構成か詳細に示される。第３図
は本発明に従って構成されるマイクロワード発生機構の
第２実施例な示す。

第３図の制御装＃６０において、各プロセッサ命令の実
行を制御するために使用されるマイクロワードは、ＰＬ
Ａ６１−６６によって与えられる。

第１サイクルＰ　Ｌ　Ａ　６−１は第２図の第１サイク
ルＰＬＡ４０に対応し、第２サイクルＰＬＡ６２は第２
図の第２サイクルＰＬＡ４１に対応する。第３図におい
て、実効アドレス・デコードＰＬＡ及び実効デコードＰ
ＬＡの別個の組は設けられていない。

その代りに、実効アドレス計算機能及び実効機能は、Ａ
デコードｐＬＡ６３、ＢデコードＰＬＡ６４、Ｃデコー
ドＰＬＡ６５、及びＤデコードＰＬＡ６６によって表わ
される４つのＰＬＡによって与えられる。

第６図では、制御レジスタ及びデコーダの２つの組（Ａ
組及びＢ組）が使用される。Ａ組は、制御レジスタ６７
及び６８、及びデコーダ６９によって表わされる。Ｂ組
は、制御レジスタ７０及び７１及びデコーダ７２によっ
て表わされる。

制御装置６０はクロック発生器７３によって駆動される
。クロック発生器７３は、第１図及び第２図のクロック
発生器１５０代りに使用される。

クロック発生器７６は、２相非重複クロック発生器であ
る。それは、インタリーブされかつ重複しないクロック
・パルスの２つの組（Ａ組とＢ組）を発生する。Ａ組の
クロック・パルスはｈゲート７４？：定期的に能動化し
、Ｂ”ｉのクロック・パルスはＢゲート７５を定期的に
能動化する。このような能動化は、インタリーブされか
つ重複しない態様で行なわれる。こうして、Ａデコーダ
６９及びＢデコーダ７２は、Ａ−Ｂ−Ａ−Ｂ−Ａ−Ｂの
交替する態様で制御点信号を発生するように条件づけら
れる。Ａデコーダ６９から出る制御点線は、Ｂデコーダ
７２から出る対応する制御点線とＯＲ結合され、第１図
のデータ・プロセッサに含まれる゛多くの構成要素が、
ＡまたはＢのクロック位相で、制御点信号を受取ること
ができる。

ＰＬＬＡ６１．６３．６５は、Ａ制御レジスタ６７へ１
時に１つ宛、それらのマイクロワードを与える。各マイ
クロワードは、順番にＡ制御レジスタ６８へ送られ、Ａ
デコーダ６９乞駆動して、出力制御点信号を発生させる
。これらの信号は、Ａクロック位相中にＡゲート７４に
よって送出される。同様に、時間的にインタリーブされ
た態様で、ＰＬＡ６２．６４．６６は、Ｂ制御レジスタ
７０へ１時に１つ宛、それらのマイクロワードな与える
。それらのマイクロワードはＢ制御レジスタ７０からＢ
制御レジスタ７１へ転送され、Ｂデコーダ７２を駆動し
て制御点信号を発生する。これらの信号は、Ｂクロック
位相の間に、Ｂゲート７５によって送出される。

第２図と同じように、各マイクロワードはＰＬＡ出カヌ
カストローブ信号生する。この信号は次のＰＬＡａ’選
択し、制御レジスタへ与えられるべき次のマイクロワー
ドな発生させる。第６図において、Ａデコーダ６９から
のＰＬＡストローブ信号は、大制御レジスタ６７へ与え
る次のマイクロワードな発生させるため、ＰＬＡ６１．
６３．６５０１つを選択する。ＰＬＡ６１は、所与のプ
ロセッサ命令のために必要な最初のマイクロワードな発
生させるためにのみ選択される。その後、大制御レジス
タ６７へ与えられるマイクロワードは、ＰＬＡ６３及び
６５から交互に取られる。Ａデコーダ６９から出るＰＬ
Ａ出カヌカストロープ信号Ｓｌ、ＳＡ％　ＳＢと表示さ
れ、これらは個々にＰＬＡ出カバソファ７６．７７．７
Ｂのそれぞれへ与えられる。

同様に、Ｂデコーダ７２によって出されるＰＬＡ出カヌ
カストローブ信号Ｓ２Ｂ、ＳＤは、Ｂ制御レジスタ７０
へ与えられる次のマイクロワードを発生させるため、Ｐ
ＬＡ６２．−６４．６６０１つを選択する。ＰＬＡスト
ローブ信号Ｓ２．ＳＢ。

ＳＤは、ＰＬＡ出力出力バッフタフ９０．８１のそれぞ
れへ個別的に与えられる。ＰＬＡ６２の友めのＳ２スト
ロ一ブ信号は、所与のプロセッサ命令について、第２マ
イクロワード・サイクルに対するマイクロワードな発生
させるためにのみ能動化される。その後、残りのマイク
ロワードは、ＰＬＡ６４及び６６から交互に得られる。

これまで説明したように、マイクロワードの多重化は、
各プロセッサ命令について、ＰＬＡ６１−６６から次の
順序で一連のマイクロワードを発生させる。１．２、Ａ
、Ｂ、Ｃ，Ｄ、　Ａ％　Ｂ、Ｃ。

Ｄ、Ａ、Ｂ、・・・・・・０番号及び文字は源のＰＬＡ
を表わす。ＰＬＡ６１及び６°２は、筑１′＆び第２の
マイクロワードのみを与える。所与のプロセッサ命令の
ための残りのマイクロワードは、Ａ−Ｂ−Ｃ−Ｄの順に
Ａ、Ｂ、Ｃ，ＤのそれぞれのデコードＰＬＡから取られ
る。追加のマイクロワードの正確な数は、その特定のプ
ロセッサ命令の実−行を完了させるのに必要な数である
。

前と同じように、ＰＬＡ６１及び６２は、命令レジスタ
１６から直接にプロセッサ命令ビットを受取る。他方、
ＰＬＡ６３−６６は、エンコードＰＬＡ８２及びレジス
タ８３を使用する。エンコードＰＬＡ８２は、命令レジ
スタ１６に存在するプロセッサ命令を、より少ない数の
ビットを有する独特の命令識別番号へ変換する。この命
令識別番号は、レジスタ８３を介して、ＰＬＡ６３．６
４．６５．６６の各々の入力へ（第１の入力群へ）与え
られる。これらのＡ、Ｂ、Ｃ，ＤのデコードＰＬＡは、
更にシーケンス・カウンタ８４及びカウンタ・バッファ
・レジスタ８５を使用する。カウンタ８４からのシーケ
ンス・カウントは、Ａ及びＢのデコードＰＬＡの第２の
入力群へ直接に与えられるとともに、レジスタ８５を介
して、Ｃ及びＤのデコードＰＬＡの第２の入力群へ与え
られる。エンコードＰＬＡ出力レジスタ８３は制御点信
号パルスＳＯによってロードされるとともに、シーケン
ス・カウンタ８４及びレジスタ８５は、同一ノパルスニ
よってゼロへリセットされる。シーケンス・カウンタ８
４は、ＰＬＡ出カヌカストローブルスＳＢによって、Ａ
％Ｂ、Ｃ，Ｄマイクロワードの各組のために１回だけ増
進される。バッファ・レジスタ８５は、ＰＬＡ出カヌカ
ストローブルスＳＣによって、Ａ、Ｂ、Ｃ％Ｄマイクロ
ワードの各組のために１回だけ再ロニドされる。

マイクロワードな発生するＰＬＡ６１−６６の各々は、
いわゆる動的ＰＬＡまたはクロック化ＰＬＡである。そ
のようなものとして、各トＬＡは、有効な入力ビット・
パターンに応答して、有効な出力ピット・パターンを発
生するため、４つの時間にスペースを置かれたクロッキ
ング・パルスＣ１、Ｃ２、Ｃ３、Ｃ４の組を使用する。

ＰＬＡ６１−６６の連続した１つに対するＣｌ−Ｃ２−
Ｃ３−Ｃ４クロック・パルスの組は、１つのマイクロワ
ード・サイク、ルによって相互にオフセットされる。従
って、第２ＰＬＡのためのＣ１パルスは、第１ＰＬＡの
ための０２パルスと一致し、第３ＰＬＡのためのＣ１パ
ルスは、第２ＰＬＡのため＋７）Ｃ２パルスと一致する
。以下同様である。これらのＣｌ−Ｃ４ＰＬＡ内部クロ
ッキング・パルスは、ＰＬＡクロック論理回路８６から
得られる。ＰＬＡクロック論理回路８６は、ｓｏ制御点
信号、及び各種のＰＬＡ出カヌカストローブ信号Ｓ１２
、ＳＡ％ＳＢ、ＳＣ，ＳＤによって駆動される。これら
のストローブ信号は、ＰＬＡ６１−６６の異なったもの
によって必要とされるＣｌ−Ｃ４内部クロッキング・パ
ルスの異なった組を発生するため、必要にして十分な情
報を含む。

第２図の実施例と同じように、第１サイクルＰＬＡ６１
及び第２サイクルＰ　Ｌ−Ａ　６２は、他のマイクロワ
ード発生ＰＬＡ６”ｒ−６６よシも小さくかつ速度が早
い。ＰＬＡ６１．６２はＰＬＡ６５−６６よりも少ない
数のマイクロワードラ含ム。

【図面の簡単な説明】 第１図は本発明が有利に使用されてよいディジタル・デ
ータ・プロセッサの機能的ブロック図、第２図は本発明
に従って構成され九マイクロワード発生機構を含むデー
タ・プロセッサ制御装置の機能的ブロック図、第６図は
本発明に従って構成されたマイクロワード発生機構の他
の実施例を示す機能的ブロック図である。 １４・・・・制御装置、１５・・・・クロック発生器、
４０・・・・第１サイクルＰＬＡ、４１・・・・第２サ
イクルＰＬＡ、４２・・・・実効アドレス・デコードＰ
ＬＡ、４３・・・・実効デコードＰＬＡ、４４・・・・
制御レジスタ、４５・・・・デコーダ、４６．４７．４
８．４９・・・・ＰＬＡ出力ゲート、５ｏ・・・・エン
コードＰＬＡ、５１・・・・複数役レジスタ、５３．５
４・・・・シーケンス・カウンタ。 １ｉｔ人　　インターナショカル・ビジネス・マシ←ン
ズ・コーポレークタン代理人　弁理士　　頓　　　宮　
　　孝　　　−（外１名） 第１頁の続き ０発　明　者　ウニイン・アール・クラフトアメリカ合
衆国フロリダ州コー ラル・スプリングス・ノースウ ェスト・フォーティサード・コ ート１０７２０番地 ０発　明　者　ジョン・ダブリュー・パースアメリカ合
衆国フロリダ州ハイ アリ−・イースト・フォーティ ス・ストリート５６７番地

Claims (1)

【特許請求の範囲】
1. プロセッサ命令の実行を制御するため一連のマイクロワ
   ードな使用するマイクロプログラム化データ・プロセッ
   サにおいて、実行されるべきプロセッサ命令に応答して
   、その命令の実行に必要な一連のマイクロワードの中の
   最初のものを発生するプログラム可能論理アレイと、実
   行されるべきプロセッサ命令に応答して、その命令の実
   行に必要な上記一連のマイクロワードの中の最初のもの
   を除いた残りのマイクロワードを発生する追加のプログ
   ラム可能論理アレイとを具備するマイクロワード発生機
   構。