JPS5858705B2 - デ−タプロセシングシステム - Google Patents

デ−タプロセシングシステム

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JPS5858705B2
JPS5858705B2 JP50119333A JP11933375A JPS5858705B2 JP S5858705 B2 JPS5858705 B2 JP S5858705B2 JP 50119333 A JP50119333 A JP 50119333A JP 11933375 A JP11933375 A JP 11933375A JP S5858705 B2 JPS5858705 B2 JP S5858705B2
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JP
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registers
memory
register
data
microinstructions
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JP50119333A
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チンチヤン リイ デイビツト
ナバロウ リビイ パーナードウ
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Unisys Corp
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Burroughs Corp
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Publication date
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Publication of JPS5858705B2 publication Critical patent/JPS5858705B2/ja
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    • G06F9/22—Microcontrol or microprogram arrangements
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Description

【発明の詳細な説明】 発明の背景 （１）発明の分野 この発明はマイクロプログラムマルチプロセシングシス
テムに関するもので、特に１個の半導体チップに存在す
るそのようなマルチプロセシングシステムに関するもの
である。
（２）先行技術の説明 集積回路の分野での進歩によりトランジスタゲートの数
が増加し、１個の回路チップで数個ないし数百側さらに
は子細を越えるゲートを収容することができるようにな
った。
そのような進歩によって１個の集積回路チップ上に小型
データプロセサ全体を入れるように考慮しはじめる事が
可能になった。
この事が順に大量生産の経済的な利点をもたらす、なぜ
ならばチップの製作のための回路マスクがひとたび設計
されるとプロセサ全体が自動的に製造できて、それはプ
ロセサを収容するために多くのそのようなチップが必要
な場合に比べてずつと安価であり、かつプロセサがディ
スクリートなコンポーネントで構成される場合に比べて
確かにずっと安価であるからである。
１個の集積回路チップに置かれた小型プロセサの特定的
な例はこの出願の譲受人に譲渡された、１９７２年１１
月２０日出願の、Ｆａｂｅｒによるアメリカ合衆国特許
出願第３０７，８６３号に図解される。
より小型のデータプロセシングシステムは、データコン
セントレイク、プロセスコントローラなどのみでなく、
多くの事務および技術用途のための小型データプロセシ
ングシステムとして、多くの用途を有しかつより多くの
用途を見いだしつつある。
多くの例において、特定事務のデータプロセシングに関
する要求は会計およびピリングのタスクの混合されたも
のでありまたより大きな計算能力を必要とする他のプロ
セスである。
この状態を充足するために、インテリジェント端末が設
けられ、それはより大きいコンピュータの時分割を許容
するばかりでなく特定プロセシングルーティンを達成す
ることもできる。
ターミナルプロセサはまたデータの編集、書式化などの
ような種々のプリプロセシングタスクを達成する事がで
きる。
コンピュータの設計における、かつ特にミニコンピユー
タおよびマイクロコンピュータの設計に関してより一層
融通性を許容する特定的なアーキテクチャ概念が、マイ
クロプログラミングの概念でありまたはマクロインスト
ラクションおよびより高いレベルのプログラミング言語
のインストラクションを実現しまたはインクブリートの
ためのマイクロインストラクションの使用であった。
元来、マイクロインストラクションはプロセサのあるレ
ジスタから他のレジスタへしかも演算論理装置を介して
データ転送を行なうに必要なプロセサの種々のゲートを
駆動するに必要な制御ビットのこのような組と考えられ
た。
これらのビットはマクロインストラクションのオペレー
ションコードによってアドレスされたロケーションにお
いてプロセサ内の小型メモリにストアされた。
この意味において、マイクロプログラミングの概念はマ
イクロインストラクションデコーダをテーブルルックア
ップメモリで置換する概念であった。
初期に定義されたように、マイクロインストラクション
は１組のパックされないビットであって、その各々はゲ
ートを駆動するに要する制御信号を表わし、制御信号の
組がマイクロインストラクションメモリのアドレスに用
いられるマクロインストラクションオペレーションコー
ドで必要な１クロツクタイムの間に機能を達成するため
に駆動に必要なすべてのゲートを表わす。
もしマクロインストラクションオペレーションコードが
２つまたはそれを越えるクロックタイムを必要としたな
らハ、ソノ時はオペレーションコードはそのようなマイ
クロインストラクションのシーケンスをアクセスするよ
うにカウンタによって増分され得よう。
マイクロプログラムプロセサの大きさが一層複雑となっ
たので、マイクロインストラクションの長さも所要の余
分の制御ビットを収容するようｔこ長くなった。
このため順に、プロセサ内のマイクロインストラクショ
ンメモリも長くなり、かつ、そのため、より高価となる
必要があった。
より複雑なプロセサのマイクロインストラクションメモ
リの大きさを減じるために、マイクロインストラクショ
ンが一連のパックされないまたはコードされないビット
である事とは区別してエンコードした。
このため順に、マイクロインストラクションデコーダが
設けられてそれがマイクロインストラクションメモリに
よって置換されるマクロインストラクションデコーダよ
りも複雑でないことが必要であった。
したがって、実際には２つの型式のマイクロインストラ
クションがあり、その１つはパックされない系列のビッ
トでありかつ今１つはパックされたまたはエンコードさ
れた系列のビットである。
マイクロプログラミングの概念によって、データプロセ
サは非常に基本的なレベルでプログラムできるようにな
り、かつ多くの高いレベルのプログラム言語の実現また
はインクプリチージョンに対して一層融通性を与える。
しかしながら、マイクロプログラミングのもとの概念は
データプロセサの技術設計および製造を簡単にするため
に考え出されたものである。
データプロセサ、特にミニコンピユータおよびマイクロ
コンピュータ、の設計の傾向は、数個のまたは前記のよ
うに１個のＭＯ８集積回路チップでプロセサを実現し、
そのプロセサはマイクロインストラクションメモリを採
用するという事であった。
しかしながら、ミニコンピユータの分野の範囲でのデー
タプロセサの大きさはＭＯ８集積回路チップに置かれう
るトランジスタゲートの数によってなおも制御された。
したがって、大型のコンピュータは尚も余分な数の集積
回路チップを用いなければならず、システムの製造原価
が結果的に増加する、なぜならば複数個の異なるチップ
を設計し製作しなければならないからである。
あるシステムでは、データのスループットの増加は、各
々が個々の半導体チップに設けられる複数個の小型プロ
セサがマルチプロセシングモードで一体的に結合される
場合に遠戚できる。
しかしながらその時でさえ、チップ間のデータ伝送は余
分な数のサイクル時間を要し、かつ得られるシステムは
より大きいプロセサが１個のチップで作られた場合はど
に速くはない。
それゆえに、この発明の目的は１個の集積回路チップに
設けられ、最少の製造原価で動作能力の増加した改良さ
れたデータプロセシングシステムを提供することである
。
この発明の尚も他の目的は１個の集積回路チップに設け
られるマルチプロセシングのマイクロプログラムされた
システムを提供することである。
この発明のさらに他の目的は複数個のプロセサがシステ
ムの共通エレメントを共用するマルチプロセシングのマ
イクロプログラムされたシステムを提供することである
。
発明の概要 限られた数のトランジスタゲートを有する１個のＭＯ８
集積回路チップに１個以上のプロセサを収容するために
、この発明は複数組のレジスタに向けられ、各組は異な
るプロセサを表わし、このレジスタは共通の論理装置、
制御装置、および母線を共用する。
制御装置はマイクロプログラムメモリを含み、それはプ
ロセサレジスタのそれぞれの組によって共用されかつ各
特定の組のレジスタの個々のものの間および論理装置と
の間のデータ転送を制御する。
そのようなデータ転送はクロックの制御下にあり、それ
ぞれの組のプロセサレジスタは順次的時間スライスまた
はマルチプレキシフグ形式モードでアクセスされ、それ
ぞれの組のレジスタはクロックによって連続的に駆動さ
れる。
複数個の同時のマイクロプロセサを有するこの発明の特
別な利点は、プロセサが異なるレベルにおいて相互に自
由な通信を有する事である。
あるレベルの通信は集積回路チップのプロセサ間に設け
られる相互接続を介して行なわれる。
通信はまたそれぞれのプロセサによって共用されるロー
カルスクラッチパッドメモリを介しても得られ、かつそ
れぞれのプロセサはまたメインメモリを介して通信する
ことができる。
さらに、付加的な利点は同一のマイクロプログラムメモ
リをすべてのプロセサと共用することによって得られる
。
したがって、この発明の特徴は複数個の組のしシスタラ
有スルマルチーマイクロプロセシングシステムにあり、
各組は個々のプロセサ、および共通の論理装置、マイク
ロプログラム制御メモリ、母線、およびそれぞれのプロ
セサレジスタによって共用されるスクラッチパッドメモ
リを表わす。
この発明の上記の目的、利点、および特徴は図面に関連
して理解するとき以下の説明から一層容易に明らかとな
ろう。
発明の詳細な説明 この発明で用いられるシステムの構成が第１図に示され
、複数個のＭＯ８集積回路チップが融通性のあるマルチ
プロセシングシステムを形成する形に結合される。
第１図のシステムは複数個のマルチプロセシングユニッ
ト（ＭＰＵ）１１を含み、それらはランダムアクセスメ
モリ（ＲＡＭ）１３に結合され、それはデータおよび他
の情報のストレージのために設けられる。
各ＭＰＵ１１はマイクロプログラムされかつこの目的で
それぞれのリードオンリメモリ（ＲＯＭ）１２に結合さ
れる。
第１図に示されるように、種々の周辺装置が種々のＭＰ
Ｕの制御下にシステムによって用いられてもよく、種々
の周辺装置としてはディスクメモリ１５、プリンタ１６
、陰極線管表示装置１７．カセットドライブ１８、およ
びデータ通信装置１９が含まれる。
ＭＰＵの詳細な回路を述べる前に、個々のプロセサがシ
ステムで共用される資源にアクセスするタイムスライス
の間マルチプロセシングシステムにおいて各プロセサに
よって用いられる機能装置についてまず述べる。
そのユニークでかつ共用された資源を有するプロセサの
機能図が第２図に示される。
共用された資源はＢスクラッチパッドメモリ３１および
Ａスクラッチパッドメモリ３２、演算論理装置（ＡＬＵ
）３３、制御論理回路４０、およびＦレジスタ４１を含
む。
各プロセサに別々に設けられる資源は、Ｘレジスタ３５
、マイクロプログラムカウンタ（ｐｃ）レジスタ３６、
ページ（ＰＲ）レジスタ３７、およびプリページ（ＰＰ
Ｒ）レジスタ３８、■レジスタ４３、Ｎレジスタ４４、
Ｎレジスタ３４、およびＹレジスタ４２を含む。
プロセサのユニークなレジスタは第２図に関連して述べ
られる。
これらの特殊目的レジスタが特別なプロセサに供される
ためには、それらはプロセサ間において４−ウェイのタ
イムスライシングを可能にするようｌこ４ビツトシフト
レジスクから構成される。
Ｘレジスタ３５はインストラクションデコードおよび実
行タイムの間マイクロインストラクションを保持するた
めに用いられる８ビツトインストラクシヨンレジスタで
ある。
ＰＣレジスタ３６は８ビツトマイクロプログラムカウン
タレジスタである。
このレジスタは実行されるべき次のマイクロインストラ
クションのページ内バイトのアドレスを保持する。
ＰＲＮレジスタ３７４ビツトのマイクロプログラムカウ
ンタページレジスフである。
このレジスタは実行される次のマイクロインストラクシ
ョンのページアドレスを保持する。
ＰＰＲレジスタ３８は４ビツトプリページレジスタであ
る。
ページからジャンプの動作は２つのインストラクション
を必要とする、すなわちロードページレジスタインスト
ラクションとジャンプインストラクションである。
ＰＰＲレジスタ３８はジャンプインストラクションがフ
ェッチされている間に新しいページ数を保持するのに用
いられる。
ＰＰＲレジスタの内容は次のインストラクションがジャ
ンプになるときのみＰＲレジスタにロードされる。
ほかのすべての場合において、ロードページレジスタイ
ンストラクションはオペレーションなしとしてふるまう
。
したがって、条件的なページからジャンプのオペレーシ
ョンは、もし条件が満たされないならば同じページに留
まる。
■レジスタ４３はＡスクラッチパッドメモリをアドレス
するために用いられる４ピツ］・レジスタである。
Ｎレジスタ４４はＢスクラッチパッドメモリの４ページ
の１つをアドレスするために２ビツトレジスタである。
それはＢスクラッチパッドメモリのレジスタをアドレス
するためにインストラクションの部分に関連して用いら
れる。
このレジスタはまた■レジスタ４３をロードするために
も用いられる。
Ｎレジスタ３４は１ビツトレジスクであって、加算イン
ストラクションの間のみセットされまたはクリアされる
。
それはＡＬＵに入力として用いられかつシャンプーオン
−キャリーインストラクションによってテストできる。
Ｙレジスタ４２は４ビツトのステートマシンレジスタで
ある。
このレジスタは他の３つのプロセサが実行している時間
の間者プロセサの状態をストアするために用いられる。
これが必要となるのは、いくつかのインストラクション
が実行のために１つ以上のクロックを必要とするからで
ある。
さて共用されたエレメントについて述べる。
ＡＬＵ３３は２進加算、およびビット毎論理ＡＮＤＯＲ
，およびＥＸＣＬＵＩＶＥ ＯＲオペレーションを達成
することのできる４ビツトの演算論理装置である。
各オペレーションはバイトオペレーションがＡＬＵを２
回通ることが必要な１クロツクタイムスライスの間に達
成される。
スクラッチパッドメモリ３２は１６個のレジスタを含み
、各レジスタは８ビツト幅であり、これらレジスタは一
般的目的のレジスタとしてまたは特殊目的のために用い
ることができる。
１６個のレジスタは４個のレジスタの各々が４ページに
分割される。
特殊目的のために用いられるとき、ＡレジスタはＢレジ
スタに関連して用いられる。
レジスタが用いることのできる特殊目的は後で論じる。
Ｂスクラッチパッドメモリ３１は各々が８ビツトの２４
個のレジスタを含みまたはそれは各々が４ビツトの４８
個のレジスタと考えることもでき、これらレジスタは一
般的目的のストレージレジスタとして用いることができ
、またはＡレジスタ３２と関連して特殊目的レジスタと
して用いることができる。
これらのレジスタが用いることができる特殊目的は後で
述べる。
制御論理回路４０は複合のリードオンリメモリおよび制
御論理回路を含み、それは制御信号レベルでシステムの
オペレーションのシーケンスを定める。
Ｆレジスタ４１は１個のフリップフロップでありそれは
フラグとして意図される。
それは１つのプロセサによってまたはプロセサ間の通信
のために用いることができる。
第５Ａ図はＡレジスフ３２の構成を示しかつ第５Ｂ図は
Ｂレジスタ３１の構成を示す。
各プロセサは１６個のＡレジスタまたは２４個のＢレジ
スタの各々のアクセスすることができる。
しかしながら、あるプロセサが他のプロセサのデータを
破壊するのを防ぐために、各プロセサがそれ自身のユニ
ークな組を有するようにＡおよびＢレジスタをパーティ
ションする必要がある。
このパーティションはプロセサの任意のものがマイクロ
プログラムされる前になされなければならない。
正確にいうと、パーティションがどのようになされなけ
ればならないかは、もちろん、各プロセサが達成すべき
タスクに依存する。
一般的に、プロセサ毎に１ページをアロケートするパー
ティションは４個のプロセサが類似のタスクを実行する
べきであるときコード化を減じる。
１個または２個のプロセサが他のものよりも一層複雑な
タスクを実行すべきである場合、複雑なタスクに対して
レジスタを不均一にパーティションすることが望ましい
かもしれない。
このことはタスクに対してより多くのスクラッチパツド
ローケーションをアロケートすることによって、ランダ
ムアクセスに対するより少ないアクセスが必要である場
合に特に正しい。
Ｂスクラッチパッドメモリは、Ａスクラッチパッドメモ
リと同様に、４ページからなる。
一般的に、各プロセサはＢレジスタの１ページがアロケ
ートされる。
プロセサによって用いられるべきページ数はその２ビツ
トのＮレジスタにストアされる。
ページ内のアドレス指定は２つの方法、すなわちバイト
毎におよびディジット毎に行なわれる。
バイトアドレスは偶数０ないし１４である。
ディジットアドレスはＯないし１５の数である。
これらのアドレスは同じデータをアクセスし、バイトＯ
はディジットＯおよび１と同じレジスタであり、バイト
２はディジット２および３と同じであり、かつ以下同様
である。
第５Ｂ図かられかるように、Ｂスクラッチパッドメモリ
のアドレス指定スペースは３２バイトまたは６４デイジ
ツトからなる。
しかしながら２つの理由で、このことはＢスクラッチパ
ッドメモリの物理的大きさに合わない。
３２バイトのための集積回路チップには充分なスペース
がなく、かつプロセサ内の通信は物理的なレジスタを共
有することによって高められる。
第５Ｂ図はレジスタがどのように共有されるかを示す。
そこに示されるように、各々の矩形は、大きさに関係な
く、１個の物理的８ビツトレジスタを表わす。
４個のプロセサの各々がＮ（Ｂスクラッチパッドページ
）に対する異なる値を用いると仮定するならば、そのと
きはバイトＯおよび１４がすべてのプロセサによって共
用されかつバイト２レジスタの１つのコピーがプロセサ
Ｏと１との間で共用されかつ他のコピーがプロセサ２ト
３との間で共用されることは明らかである。
この共用によって、データがＮの値の変化の必要なしｌ
こプロセサ間で通過できることになる。
各プロセサはＮレジスタの値を変化できるので、Ａまた
はＢレジスタの任意のものを経て他のプロセサに通信で
きることに注目しなければならない。
共用されたレジスタ（バイｌ−０，２、および１４）を
用いることによって、通信がＮの設定を一時的に変更す
る必要なしに達成される。
プロセサ間のＢスクラッチパッドメモリをパーティショ
ンする際に、共用レジスタは通信のために用いられない
限り１個のプロセサのみに割り当てすることができる。
上で示したように、この発明の利点の１つは４個のプロ
セサが、サブｌレーデインであろうとフルプログラムで
あろうと、マイクロプログラムの１個のコピーを共用で
き、かつ同時にランできることである。
このことはプロセサの各々のためにＮレジスタにまず異
なる値を設定し、次いでリードオンメモリの同一ロケー
ションに各プロセサをジャンプさせることによって達成
される。
しかしながら、このようにして書き込まれたプログラム
は、どのような共用されたＢレジスタも使用することが
できない。
ＡおよびＢスクラッチパッドメモリのエレメントが用い
られる特殊目的は１６ビツトのランダムアクセスメモリ
アドレス、マイクロプログラムサブルーティンアドレス
、およびマイクロプログラムメモリ読出しアドレスをス
トアすることである。
双方のスクラッチパッドメモリのエレメントはこれらの
目的のために連結される。
例えば、Ａスクラッチパッドメモリの４ページとＢスク
ラッチパッドメモリの４ページはともにグループ化され
て、ＡのページＯとＢのページＯ１Ａのページ１とＢの
ページ１、以下同様となる。
その上うな１グループのためのページのグループが第５
Ｃ図に示される、なぜならばページのグループのすべて
は同一態様で機能するからである。
第５Ｃ図１こ示されるように、ページの各グループは４
個のランダムアクセスメモリ読出し／書込みアドレスレ
ジスタを有する。
これらの最初の３つは、Ｒ／Ｗｏ、Ｒ／Ｗ１．Ｒ／Ｗ２
で示され、次のレジスタすなわちＢ８とＡ□ 、Ｂｉｏ
とＡ１、およびＢ１２とＡ２を連、結し、データをラン
ダムアクセスメモリに対し読出しかつ書込むための３個
の１６ビツトのランダムアクセスメモリレジスタを構成
する。
各々の場合において、Ｂバイトハアドレスの最上位部分
である。
４番目のアドレスレジスタはＲ／Ｗ３で示され、Ａ３を
すべてのものと連結してランダムアクセスメモリの「直
接」アドレスページ、すなわち最上方ページを形成する
。
マイクロプログラムメモリ（ＲＯＭ）アドレスはすべて
１２ビツトの長さでありかつ８ビツトＡレジスタとＢレ
ジスタのより低い４ビツト（偶数を付されたディジット
アドレス）の連結によって構成される。
３個のそのようなＲＯＭアドレスレジスタは各組のＡお
よびＢページに含まれる。
これらの１つがディジットＢ２をＡ１と連結してＲＯＭ
アドレスレジスタを形成する。
この組合せはデータを翻訳するのに用いられる。
コードの表はＲＯＭにストアされかつ翻訳が単に入力コ
ードをＢ２およびＡ１に入れかつＲＯＭを読み出すこと
によって達成される。
他の２つの１２ビットＲＯＭアドレスレジスタはマイク
ロプログラムサブルーティンジャンプインストラクショ
ンが実行される後戻りアドレスをストアするために用い
られる。
戻りページ数はＢディジットにストアされかつページ内
のアドレスはＡ２とＢ４の組合せおよびＡ３とＢ６の組
合せでＡレジスタにストアされる。
サブルーティンの２つのレベルは非常に満足に取り扱い
できることが明らかである。
この発明のマルチプロセシングユニットとその内在する
システムの周辺との間のインクフェイスの説明を第３図
を参照して述べる。
そこに示されるように、種々のインタフェイスがデータ
母線２０を含み、それは８ビツト幅で、アドレス母線２
１と種々の制御線である。
第２図におけるシステムの説明から、１６ビツトアドレ
スがランダムアクセスメモリ１３のアドレスに必要であ
り、また１２ビツトアドレスがリードオンリメモリ１２
のアドレスのため必要であることが想起される。
４ビツトアドレスは入出力デコーダ１４Ａのために必要
で、それは周辺へのデータ伝送が出力伝送または入力伝
送のために必要であるかどうかによって、それぞれ、出
力論理回路１４Ｂまたは入力論理回路１４Ｃとして周辺
装置を選択する。
データ母線２０への入力伝送は入出力信号がマルチプロ
セシングユニットから伝送されかつ同時に書き込み信号
が存在しないとき伝送ゲート２８によって行なわれる。
ランダムアクセスメモリ１３からのシステムインストラ
クションおよびデータ転送は書込み信号がないがメモリ
信号がありかつ１６ビツトアドレスがランダムアクセス
メモリ１３に提示されるとき、データ母線２０によって
起こる。
リードオンリメモリ１２からのマイクロインストラクシ
ョン転送は、メモリ信号が存在せず、入出力信号が存在
せずかつ１２ビツトアドレスがリードオンリメモリ１２
に伝送されるとき生じる。
ここで第１図および第２図を参照して、この発明による
データプロセシングシステムの概要、およびその全体的
な動作を説明する。
各プロセサは、リードオンリメモリ（ＲＯＭ）１２を備
える。
ＲＯＭ１２は、エンコードされたマイクロインストラク
ションを、アドレス可能なロケーションにストアするこ
とができる。
それによって、マイクロインストラクションの組は、Ｒ
ＯＭ１２から読出され得る。
マイクロインストラクションの各組は、それぞれ異なっ
た処理を実行する。
プロセサはまたそれぞれ、処理能力のある装置、つマリ
マルチプロセシングユニット（ＭＰＵ）１１を有する。
各ＭＰＵＩＩは、論理装置３３と、制御装置４０と、ス
クラッチパッドメモリ３１および３２を含むアドレス手
段とを共用し、さらにもちろん、バス２０を共用する。
論理装置３３は、演算装置（第６図）であり、制御装置
４０（第２図、第９図）によってストアされた特定の制
御信号ＡＬＵ１ 、ＡＬＵ２ 、ＡＬＵ３に応答して論
理オペレーションを実行する。
制御装置４０は、マイクロインストラクションがＸレジ
スタ３５内に保持されているときに、そのマイクロイン
ストラクションをデコードする。
Ｘレジスタ３５は、処理能力を持つ各装置１１に対して
複製された、独立した資源の一部である。
このような非共用装置は、Ｘレジスタ、マイクロプログ
ラムカウンタ（ｐｃ）レジスタ３６、およびＮレジスタ
４４を含む。
さらにその中には、Ｙレジスタ４２のように、ステート
マシンレジスタとして動作するレジスタ、および、同時
通信およびマルチプロセシングを可能にする他のレジス
タが存在する。
各プロセサユニットにおけるＮレジスタはある値にセッ
トされ得るので、プロセシングユニット１１は、制御装
置４０のＡおよびＢレジスタを通じて、他のプロセシン
グユニット１１と通信することができる。
各プロセシングユニットのＮレジスタが異なった値でセ
ットされて、かつ各プロセサをリードオンリメモリの同
一ロケーションにジャンプさせると、マイクロプログラ
ムの１つのコピーが、クロックコントロールを通して同
時にランし得る。
このようなプロセシング能力を可能にするレジスタを含
むこのプロセシングユニットは、１つのＭＯＳチップ上
に形成され得る。
したがってたとえば、この発明のシステムを利用する際
、制御論理回路４０は開始アドレスをプログラムカウン
タ（ＰＣ）３６およびページレジスタ（ＰＲ）３７に与
える。
この開始アドレスは、前述したように、ＡおよびＢスク
ラッチパッドメモリ３２および３１を用いて形成される
。
ページレジスタ（ＰＲ）３７は、４つのプロセサに対し
てそれぞれ０ 、１ 、２、および３にセットされる。
プロセサのために書かれたマイクロプログラムが、これ
らのロケーションで開始される。
他のレジスタはプリセットされず、したがってマイクロ
プログラムは、Ｎレジスタ４４、■レジスタ４３、およ
び他の必要なレジスタを、標準指定値で始動する。
Ｎレジスタ４４の値が■レジスタ４３のための値の一部
として用いられるので、Ｎレジスタが最初に始動される
。
ＲＯＭ１２は、アドレス可能な記憶位置に、エンコード
されたマイクロインストラクションをストアしている。
ＲＯＭ１２は、開始アドレスでアドレスされて、マイク
ロインストラクションをＭＰＵ１１内のＸレジスタ３５
に与える。
Ｘレジスタ３５は、マイクロインストラクションを保持
する。
このＸレジスタ３５は、各プロセサのユニークなレジス
タである。
制御論理回路４０は、Ｘレジスタ３５内に保持されたマ
イクロインストラクションをデコードして制御信号を与
える。
制御信号はＡおよびＢマルチパッドメモリ３２および３
１に与えられて、前述した方法で、ＲＡＭ１３がアドレ
スされる。
ＲＡＭ１３からのデータは、ＡおよびＢマルチパッドメ
モリ３２および３１を通じて、ＡＬＵ３３に与えられる
。
ＡＬＵ３３は制御論理回路４０からの制御信号ＡＬＵ１
、ＡＬＵ２ 、ＡＬＵ３に応答して、論理演算オペレ
ーションを実行する。
もし各プロセサにおける通常の指定にあてはまるように
、Ｎレジスタが異なる値に設定され、次いで各プロセサ
がＲＯＭ１２の同一ロケーションにジャンプされると、
マイクロプログラムの１個のコピーが各プロセサに対し
て共用され、かつ同時にランされることができる。
この発明の詳細な説明 この発明の詳細な説明が第４Ａ図および第４Ｂ図を参照
して行なわれ、それは第４図で図解された関係に従い共
に参照される。
第４Ａ図および第４Ｂ図の機能ユニットは一般的に第２
図に関して述べられた。
第２図の論述から、この発明は複数組のレジスタを含み
、各組はユニークでかつ個々のプロセサかつまた共用エ
レメントを表わし、共用エレメントは時間マルチプレク
ス態様でユニークな組のレジスタに対して共通的に利用
でき、そのため任意の与えられたクロックタイムにおい
てこのように形成されたプロセサの１個が機能可能であ
る。
１ｌＪＡ図において、Ｂスクラッチパッドメモリ３１は
各々が８ビツト幅の２４個のレジスタを３み、Ａスクラ
ッチパッドメモリ３２は各々が８ビツト幅の１６個のレ
ジスタを含む。
ＡＬＵ３３は４ビツトの演算論理装置であり、Ｘレジス
タ３４は同時に１ビツトアクセスされる４ビツトレジス
タである。
Ｋレジスタは各プロセサにユニークなレジスタの１つで
あることが想起される。
したがって、Ｋレジスタには４個までのキャリーピット
が、各プロセサ毎に１ビツトずつ存在し得る。
ＰＲＸレジスタ３７各々４ビツトの４個のレジスタを含
む。
再び、各プロセサ毎にユニークなＰＲレジスタが存在す
ることが想起される。
アドレスレジスタ５０は各々が４ビツトの８個のレジス
タを含み、これらレジスタはランダムアクセスメモリに
上部８ビツトアドレスを伝送するために用いられる。
アドレスレジスタ５０がこの構成をとる理由は、アドレ
スレジスタ５０へのまたはそこからのデータ経路が各々
４ビツト幅の２個の母線を含むからである。
レジスタ５４はデータをＡスクラッチパッドメモリ３２
に供給するための８ビツトレジスタである。
Ｎレジスタ４４は各々が２ビツトの４個のレジスタを含
む。
ユニークな２ビツトのＮレジスタはシステムの各プロセ
サ毎に設けられることが想起される。
第４Ｂ図において、Ｘレジスタ３５およびＰＣＣレジス
フ３の双方は各々が８ビツトの４個のレジスタを含み、
各々の特定のレジスタは特定のプロセサに割り当てられ
る。
同様に■レジスタ４３およびＹレジスタ４２は各々が４
ビツトの４個のレジスタを含み、各レジスタは特定のプ
ロセサに割り当てられる。
制御論理回路４０の真髄は複合型のリードオンリメモリ
であって、それは制御信号の組を変更するために再プロ
グラム可能な５１Ｘ２９のＭＯ８素子マトリックスであ
ってもよく、その制御信号の組は順に外部リードオンリ
メモリ１２から特定のプロセサのＸレジスタ３５で受け
られるマイクロインストラクションをデコードするため
に用いられる（第３図参照）。
Ｆレジスタ４１は第２図に関して述べた１ビツトフリツ
プフロツプレジスクである。
第４Ｂ図で示されるように、メモリアクセスおよび入出
力オペレーションに必要な信号は複合型リードオンリメ
モリによって直接にかつ他のプロセサが実行している時
間内に各プロセサの状態をストアするそれぞれのＹレジ
スタ４２の状態によって発生される。
演算論理装置の機能およびレジスタ間のデータ転送を開
始する信号も複合型り−ドオンリメモリによって直接発
生される。
第６図は第２図および第４Ａ図の演算論理装置（ＡＬＵ
）３３の略図解である。
ＡＬＵは４ビツトのアダーであって、ＡＮＤ、ＥＸＣＬ
ＵＳＩＶＥＯＲ，およびＡＤＤ機能を達成する。
第６図に示されるように、ＡＬＵは４段で構成され、Ａ
ＬＵ出力信号Ｓ。
、Ｓｌ、Ｓ２、およびＳ３とキャリー信号ＫＩを発生す
る。
各段は１組の電源ＶＤＤによって付勢される。
ＡＬＵに加えられる入力信号はデータの組ａ。
、ａｌ、ａ２．ａ３、およびす。、ｂｌ。ｂ２．ｂ３お
よび最初のキャリー信号Ｋ。
である。制御信号ＡＬＵ１ 、ＡＬＵ２、およびＡＬＵ
３は第２図および第４Ｂ図の制御論理回路４０から受け
られる。
制御信号ＡＬＵ３によって、ＡＬＵはＡＮＤ機能を達成
する。
制御信号ＡＬＵ２によって、ＡＬＵはＥＸＣＬＵＳＩＶ
Ｅ ＯＲ機能を達成する。
制御信号ＡＬＵ３によって、ＡＬＵはキャリー信号Ｋ。
を伴なうＥＸＣＬＵＳＩＶＥ ＯＲ機能とａおよびｂ入
力信号のＥＸＣＬＵＳＩＶＢ ＯＲ積を達成する。
したがって、制御信号ＡＬＵ２およびＡＬＵ３の組合せ
で、ＡＬＵはそれぞれの入力信号でＡＤＤ機能を達成す
る。
上で示したように、第２図、第４Ａ図、および第４Ｂ図
のそれぞれのユニークなレジスタは４ビツトのシフトレ
ジスタで、システムの共通なエレメント、すなわち第２
図に関して論じたように、ＡＬＵ３３、制御論理回路４
０およびその他のものの４−ウェイのタイムスライシン
グまたは時分割を適合させる。
そのようなシフトレジスタの一例が第７図に与えられ、
これは第２図、第４Ａ図、および第４Ｂ図のＹレジスフ
４２およびまたにレジスタ３４の略解図である。
これらのレジスタは４個の４ビツトシフトレジスタＹ。
、￥１．￥２およびＹ３（およびにシフトレジスタ）と
考えることもでき、またはそれらは、システムによって
構成される４個（事実上のであるが）プロセサによるシ
ステムの共通エレメントのタイムスライシングまたは時
分割と同期してデータがシーケンス付けされる４個の並
列レジスタＹＴｏ、ＹＴ１．ＹＴ３、およびＹＴ４とし
て考えることができる。
それぞれのレジスタの各ビット位置は２個のセルで構成
され、これらセルはそれぞれ位相クロック信号Ｑ１およ
びＱ２によって順次的に駆動される。
第７図に示されるように、典型的なセルはＦＥＴ（電界
効果トランジスタ）ゲート４２ａおよび４２ｂならびに
インバータ増幅器４２ｃおよび４２ｄで構成され、これ
らは集積回路チップ内の個々のトランジスタである。
クロック位相Ｑ１の間、レジスタＹＴｏ（およびまたは
レジスタＹＴ１゜ＹＴ２、およびＹＴ３）のゲート ４
２ａは駆動されて入力信号ＹＴｏを受ける。
クロック位相Ｑ２の間、ゲー１−４２ｂが駆動されてゲ
ート４２ａからその信号を受け、そのときゲート４２ａ
は次のクロック位相Ｑ１の間に次の入力信号を自由に受
は入れる。
第９図は第２図および第４Ｂ図の制御論理回路４０の制
御マトリクスの略図解である。
このマトリクスは第２図および第４Ｂ図のＸレジスタ３
５にあるときそれぞれのマイクロインストラクションを
デコードするために用いられる。
このマトリクスはまたマトリクスの種々の接続点を接続
しまたは切り離すことによって再プログラム可能でその
ため制御メモリと均等でありかつそれによって置き換え
ることもできる。
発生されるべきそれぞれの制御信号と実行中のＸレジス
タ内のそれぞれのマイクロインストラクションとの間の
関係は第８図に詳細に示される。
第８図の表は詳細には論じられない、しかしながら、そ
こに示される機能はインストラクションの組の各マイク
ロインストラクション毎に今論じる。
以下の議論において、マイクロインストラクションコー
ドのアルファベットの文字はこれらのビットが用いられ
ないがインストラクションが対応のレジスタをアドレス
することを示し、すなわちＢは第２図および第４Ａ図の
Ｂレジスフ３１がアドレスされたことを示し、Ｃは出力
チャネルが用いられたことを示し、Ｐはスクラッチパッ
ドメモリのページを示し、以下同様である。
ＭＰＵインストラクションリスト ■ ディジットインストラクション ＬＤＡ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）は４ビツト右シフトされかつ上部４ビツトは
Ｂメモリの内容（ＮレジスタとＢインストラクションビ
ットの連結によってアドレスされる）がロードされる。
Ｂ（Ｎ、Ｘｉ、）、Ａ（Ｉ）Ｕ−＋Ａ（Ｉ）時 間：１
クロツクパルス コード： １１１１ＢＢＢＢ ＬＤＢ Ｂメモリの内容（ＮレジスタとＢインストラ
クションビットの連結によってアドレスされる）はＡメ
モリに含まれる上位４ビツト（Ｉレジスタによってアド
レスされる）がロードされる。
Ａ（Ｉ）Ｕ−＋Ｂ（Ｎ、ＸＬ） 時 間：１クロツクパルス コード： １０１１ＢＢＢＢ ＡＤＤ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）上位４ビツトはＢメモリの上位４ビツトと内
容の和（ＮレジスタとＢインストラクションビットの連
結によってアドレスされる）がロードされる。
Ｂ （Ｎ 、 ＸＬ ）＋Ａ（Ｉ） Ｕ 、 Ａ（Ｉ）
Ｌ −＋Ａ（Ｉ）時 間＝１クロックパルス コード：１００１ＢＢＢＢ ＸＯＤ ＸおよびＡメモリの内容（■レジスタによっ
てアドレスされる）上方４ビツトはＢメモリの同じビッ
トのｒＥＸＣＬＵＳＩＶＥＯＲｊおよび内容（Ｎレジス
タとＢインストラクションビットの連結によってアドレ
スされる）がロードされる。
Ｂ（Ｎ、ＸＬ）■Ａ（Ｉ） Ｕ 、 Ａ（Ｉ）Ｌ→Ａ（
Ｉ）時 間：１クロツクパルス コード： １１０１ＢＢＢＢ ＯＲＤ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）の上方の４ビツトはＢメモリの同じ４ビツト
のｌ−０ＲＪおよび内容（ＮレジスタおよびＢインスト
ラクションビットの連結によってアドレスされる）がロ
ードされる。
Ｂ（Ｎ、Ｘｔ、）ＵＡ（Ｉ）ｕ、Ａ（Ｉ）Ｌ−＋Ａ（Ｉ
）時 間：１クロツクパルス コード：１１００ＢＢＢＢ ＡＮＤ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）上方４ビツトはＢメそりの同じ４ビツトの「
ＡＮＤ」および内容（Ｎレジスタおよび■インストラク
ションビットの連結によってアドレスされる）がロード
される。
Ｂ （Ｎ 、ＸＬ）ｎＡ（Ｉ）Ｕ、Ａ（Ｉ）Ｌ＋Ａ（Ｉ
）時 間：１クロツクパルス コード： １１１０ＢＢＢＢ ■ キャラクタインストラクション ＩＮＣＢメモリの内容（ＮレジスタとＢインストラクシ
ョンビットの連結によってアドレスされる）は増分され
かつその結果はＡメモリ（■レジスタによってアドレス
される）に置かれる。
Ｂ（Ｎ、ｘＬ）＋１→Ａ（Ｉ） 時 間＝２クロックパルス コード： １０１０ＢＢＢＢＯ ＡＤＣＢメモリの内容（ＮレジスタとＢインストラクシ
ョンビットの連結によってアドレスされる）はＡメモリ
（Ｉレジスタによってアドレスされる）に加算される。
Ｂ （Ｎ 、 ＸＬ ） ＋ Ａ（Ｉ）→Ａ（Ｉ）時
間：２クロツクパルス コードニ１００ＯＢＢＢＯ ＬＣＡ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）はＢメモリの内容（ＮレジスタとＢインスト
ラクションビットの連結によってアドレスされる）がロ
ードされる。
Ｂ（Ｎ、ＸＬ）→Ａ（Ｉ） 時 間：１クロツクパルス コード：１０１０ＢＢＢＩ ＬＣＢ Ｂメモリの内容（ＮレジスタとＢインストラ
クションビットの連結によってアドレスされる）はＡメ
モリの内容（■レジスタによってアドレスされる）がロ
ードされる。
Ａ （Ｉ）→Ｂ（Ｎ、ＸＬ） 時 間：１クロツクパルス コード：１０００ＢＢＢＩ ＩＮＡ Ａメモリの内容（ＮレジスタとＡインストラ
クションビットの連結によってアドレスされる）が増分
される。
Ａ（Ｎ、ＸＬ）＋１→Ａ（Ｎ、ＸＬ） 時 間：２クロツクパルス コード：０００００ＡＡＩ ■ リテラルインストラクション ＬＤＲＡメモリの内容（Ｉレジスタによってアドレスさ
れる）は４ビツト右シフトされかつ上方４ビツトはＲイ
ンストラクションビットがロードされる。
Ｘｉ、、Ａ（Ｉ）Ｕ−）Ａ（Ｉ） 時 間：１クロツクパルス コード： ００１１ＲＲＲＲ ＡＤＲＡメモリの内容（Ｉレジスタによってアドレスさ
れる）上方４ビツトは同じ４ビツトおよびＲインストラ
クションビットの和がロードされる。
ＸＬ＋Ａ（■）Ｕ、Ａ（■）Ｌ−＋Ａ（■）時 間：１
クロツクパルス コード：０００１ＲＲＲＲ ■ 入出力インストラクション ＯＵＴ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）およびＣインストラクションビットが出力さ
れる。
Ａ（Ｉ）→ＯＵＴ；ＸＬ−＋ＯＵＴ 時間二２クロックパルス コード：０１１１ＣＣＣＣ ＩＮ Ａメモリの内容（Ｉレジスタによってアドレス
される）は入力データがロードされる。
Ｃインストラクションビットは出力される。
Ｉ Ｎ−＋Ａ（Ｉ） ； ｘＬ−＋ｏ Ｕ Ｔ時 間：
２クロツクパルス コード：０１１０ＣＣＣＯ ８ＩＯＡメモリの内容（Ｉレジスタによってアドレスさ
れる）は１ビツト右シフトされ第１および第４ビツトは
出力されかつ上方ビットは入力からロードされる。
Ｃインストラクションビットは出力される。
もしＮインストラクションビットが七″０ならば、プロ
上３４４回繰り返される。
Ａ（Ｉ） →０ＵＴＰＵＴ；ＸＬ→ＯＵＴ】、４ 時 間：１または４クロックパルス コード：０１１ＯＮＣＣ１ ■ メモリインストラクション ＲＥＤ ＡおよびＢメモリの内容（Ｎレジスタおよび
Ａインストラクションビットの連結によってアドレスさ
れる）はメモリアドレスとして出力される。
Ａメそりの内容（■レジスタによってアドレスされる）
はＲＡＭからの入力メモリデータがロードされる。
もしＡビットが１１ならば上方８アドレスビツトがすべ
てのものによって置換される。
ＤＡＴＡＣＢ（Ｎ、ＸＬ） 、Ａ（Ｎ、ＸＬ ） ）→
Ａ（Ｉ）時 間：３クロツクパルス コード：００００１ＡＡＩ ＷＲＴ ＡおよびＢメモリの内容（Ｎレジスタおよび
Ａインストラクションビットの連結によってアドレスさ
れる）はメモリアドレスとして出力される。
Ａメモリの内容（■レジスタによってアドレスされる）
はＲＡＭに対する出力メモリデークとして出力される。
もしＡビットが１１であるならば上方８アドレスビツト
がすべてのものによって置換される。
ＡＣＩ）→ＤＡＴＡＣＢ（Ｎ、ＸＬ ） 、Ａ（Ｎ、Ｘ
Ｌ ） ）時 間：３クロツクパルス コード：００００１ＡＡＯ ＴＲＮ Ａメモリの内容（Ｉレジスタによってアドレ
スされる）およびＢメモリ（Ｎレジスタ０，０．１ビツ
トの連結によってアドレスされる）がメモリアドレスと
して出力される。
Ａメモリの内容（Ｉレジスタによってアドレスされる）
はＲＯＭからの入力メモリデータがロードされる。
ＤＡＴＡ（Ｂ（Ｎ、ｘＬ）、Ａ（Ｉ））→Ａ（Ｉ）時
間：３クロツクパルス コード：０１０１００１１ ■ ジャンプインストラクション ＪＵＰ ＰＲ（ページ）レジスタの内容および次のＲ
ＯＭバイトがＰＣ（プログラムカウンタ）レジスタにロ
ードされる。
時 間：２クロツクパルス コード：０１０１００００ ＪＵＫ もしＫが■に等しいならば、ＪＪＵＰＪにお
けると同様のことをする。
時 間：２クロツクパルス コード：０１０１０００１ ＪＦ もしＦフラグが１ならばＪＪＵＰＪと同じこと
をする。
時 間二２クロックパルス コード：０１０１００１０ ＪＡＲもしＡインストラクションビットの「ＡＮＤＪお
よびＡメモリの上位４ビツト（■レジスタによってアド
レスされる）がゼロでないならば、「ＪＵＰ」の場合と
同じことをする。
時 間：２クロツクパルス コード： ０１００ＡＡＡＡ ＪＮＯもしｒＮＯＪが１ならば、ｒＪＵＰｊと同じこと
をする。
時 間：２クロツクパルス コード：０１００００００ ＣＡＬ ＰＲ（ページ）レジスタおよびＰＣ（プログ
ラムカウンタ）レジスタの内容プラス２がＡおよびＢメ
モリ（ＮレジスタおよびＡインストラクションビットの
連結によってアドレスされる）にロードされる。
そのときｒＪＵＰＪと同じことをする。
時 間：２クロツクパルス コード：００００００ＡＯ ＲＥＴ ＰＲ（ページ）レジスタおよびＰＣ（プログ
ラムカウンタ）レジスタにＡおよびＢメモリの内容（Ｎ
レジスタおよびＡインストラクションビットの連結によ
ってアドレスされる）をロードする。
時 間：２クロツクパルス コード：０００００１ＡＯ ■ レジスタマニピユレーションインストラクション ＬＰＲＰＲ（ページ）レジスタにＰインストラクション
ピットをロードする。
もし次のインストラクションがジャンプを実行しないな
らば、ページレジスタはその元の値に戻る。
時 間：１クロツクパルス コード：０Ｏ１０ＰＰＰＰ ＬＤＩＩＩ／ジスタにＮ１ ｓＮｏおよび■インストラ
クションビットをロードする。
時 間：１クロツクパルス コード：０１０１１０１１ ＯＦ Ｆフラグの状態を補数化する。
時 間：１クロツクパルス コード：０１０１０１０１ ＳＴＲＡメモリ（Ｉレジスタによってアドレスされる）
をＫ（キャリー）、Ｎレジスタおよび■レジスタの内容
でロードする。
時 間＝１クロックパルス コード：０１０１０１１０ ＬＤＮ ＮレジスタをＮインストラクションビットで
ロードする。
時 間：１クロツクパルス コード：０１０１１１ＮＮ ＡＤＫ もし次のインストラクションがＡＤＤ。
ＡＤＲまたはＡＤＣならば、Ｋ（キャリー）レジスタは
その結果に対して加算される。
もし次のインストラクションがＬＤＲ，ＬＤＡ。
ＬＣＡ、ＸＯＤ、ＯＲＤまたはＡＮＤならば、Ｋ（キャ
リー）レジスタは最下位ビットとともにｒＥＸＣＬＵＳ
ＩＶＥ ＯＲＪである。
もし次のインストラクションがＩＮＣまたはＩＮＡなら
ば、それはキャリーが１に等しいときのみ増分する。
もし次のインストラクションがＪＡＲならば、それは下
位４ビツトをテストする。
もし次のインストラクションがほかのものならば、ＡＤ
Ｋが無視される。
時 間：１クロツクパルス コード：０１０１０１１１ ＭＯＤ Ａメモリの下位４ピツ）（Ｉレジスタによっ
てアドレスされる）はその実行前に次のインストラクシ
ョンの下位４ビツトによってＯＲ処理される。
時 間：１クロツクパルス コード：０１０１０１００ 第１０図はユニークなプロセサの各々に割当てられたク
ロックサイクル間の時間的関係を図示する１組の波形で
ある。
各プロセサは４番目毎のクロックタイムにシステムの共
用エレメントに対してアクセスを与えられる。
もし特定のマイクロインストラクションが１以上のクロ
ックタイムまたはサイクルを必要とするならば、そのと
きはそのインストラクションの完了は特定のプロセサが
システムの共用エレメントに対して再ひアクセスを与え
られるまで遅延されなければならない。
この発明のシステムを使用する際、制御論理回路４０は
開始アドレスをプログラムカウンタ３６（第２図参照）
およびページレジスタに強制する。
ページレジスタがプロセサ０ 、１ 、２、および３に
対してそれぞれ０ 、１ 、２、および３にセットされ
る。
プロセサのために書かれたマイクロプログラムがこれら
のロケーションで開始しなければならない。
他のレジスタはプリセットされず、そのためプログラマ
がＮレジスタ４４、■レジスタ４３、および他の必要な
レジスタを始動する必要がある。
Ｎレジスタ４４の値が■レジスタ４３のための値の一部
として用いられるので、Ｎレジスタは最初に始動されな
ければならない。
結語 上述のように、この発明は１個のＭＯ８集積回路チップ
上に実現するためにデザインされたマルチプロセサユニ
ットである。
この目的で、この発明は複数個の異なる組のレジスタを
用い、各組は異なるプロセサとタイムマルチプレクサ態
様で異なる組のレジスタにより共用される共通エレメン
トを表わす。
共用エレメントは２つのスクラッチパッドメモリと演算
論理装置と制御装置を含む。
制御装置はマトリクスデコーダの形をした複合型リード
オンリメモリであってもよくまたはデータ転送または演
算オペレーションを始動するために制御信号がストアさ
れる従来のリードオンリメモリであってもよい。
したがって、この発明はその用語が従来どおり定義され
た水平マイクロプログラミングを用いる。
さらに、制御装置はこの発明の装置の外部のリードオン
リメモリから検索されるエンコードされたマイクロイン
ストラクションのためのデコーダに類似する。
この意味で、この発明はこれらの用語が従来どおり定義
された垂直および水平マイクロプログラミングの組合せ
とともに用いるように適合されている。
各マイクロプロセサに供された８個の特殊目的レジスタ
は４ビツトシフトレジスタから構成され、プロセサ間の
４ウ工イ時間スライシングを可能にする。
このようにして、この発明の装置は独立的で同時的なプ
ロセスを実行することができる。
この発明で実現された１、１個のＭＯ８集積回路チップ
に４個の同時的なマイクロプロセサを有することの利点
の１つは、３個の異なるレベルで、すなわちビルトイン
回路を介して、ローカルスクラッチパッドメモリを介し
て、およびメインメモリを介して、相互に自由な通信を
有することである。
さらに、種々のプロセサをドライブするマイクロプログ
ラムがすべてのプロセサによって共用できる。
上記の説明から、種々の変更または修正が図解された実
施例において可能でありそのような変更はそれにもかか
わらず前記の特許請求の範囲に記載された発明の精神お
よび範囲から逸脱するものでないことが当業者に理解さ
れよう。
この発明について次のような実施態様が可能である。
（１）アドレスおよびインストラクションを含む制御デ
ータの組を一時的にストアするための複数個の組のレジ
スタを備え、各組の制御データは異なるプロセスを制御
するためのものであり、データを一時的にストアするた
めの第２の複数個のレジスタと、 前記複数個の組のレジスタの各々ｌこ接続される制御装
置と、 前記複数個の組のレジスタおよび前記制御装置に結合さ
れ、前記制御装置および前記第２の組のレジスタに転送
するために各組の制御データを順に選択するタイミング
手段とを備えるデータプロセシングシステム。
（２）前記レジスタのあるものは前記制御データの組を
順次的態様で転送するために共に結合された、実施態様
筒（１）項記載のデータプロセシングシステム。
（３）前記結合されたレジスタが並列に結合された複数
個の順次的シフトレジスタから構成される、実施態様筒
（２）項記載のデータプロセシングシステム。
（４）各々が異なるプロセスによってプロセスされるべ
きデータの組を一時的にストアするための複数個のレジ
スタと、 前記レジスタの少なくとも１つに接続される論理装置と
、 前記論理装置に結合されインストラクションのデコーデ
ィングによって前記論理装置を駆動するための制御装置
と、 前記レジスタと前記論理装置とに結合され、前記論理装
置へ転送するために各組のデータを順に選択するアドレ
ス手段を備えるデータプロセシングシステム。
（５）前記制御装置は水平マイクロインストラクション
の形で制御信号をストアする制御メモリをＳむ、実施態
様筒（４）項記載のデータプロセシングシステム。
（６）前記制御メモリがリードオンリメモリである、実
施態様筒（５）項記載のデータプロセシングシステム。
（７）前記制御メモリが半導体素子マトリクスを含むむ
、前記実施態様筒（５）項記載のデータプロセシングシ
ステム。
（８）前記制御メモリに結合され、前記制御メモリをア
ドレスするために垂直マイクロインストラクションをス
トアする第２のメモリをさらに含む、前記実施態様筒（
５）項記載のデータプロセシングシステム。
（９）前記レジスタに結合され、前記システムによって
プロセスされるべきデータをストアする第３のメモリを
含む、前記実施態様筒（８）項記載のデータプロセシン
グシステム。
α０）前記第２のメモリはリードオンリメモリでありか
つ前記第１のメモリはランダムアクセスメモリである。
前記実施態様筒（９）項記載のデータプロセシングシス
テム。
αυ半導体チップを備え、前記チップは 各々が異なるプロセスによってプロセスされるべきデー
タの組を一時的にストアするための複数個のレジスタと
、 前記レジスタの少なくとも１つに接続された論理装置と
、 前記レジスタおよび前記論理装置に接続され前記論理装
置へ転送するために各データの組を順次的に選択するた
めのアドレス手段を備えるデータプロセシングシステム
。
（１２） 前記半導体チップはさらに、前記論理装置
と前記レジスタとに結合されかつ水平マイクロインスト
ラクションの形で制御信号をストアする制御メモリをさ
らに含む、前記態様第０υ項記載のデータプロセシング
システム。
（１３）前記レジスタのあるものは順次的態様で前記デ
ータの組を転送するために一時的に結合された、前記実
施態様第０υ項記載のデータプロセシングシステム。
０４）前記結合されたレジスタは並列に結合された複数
個の順次的シフトレジスタから構成される、実施態様第
０３）項記載のデータプロセシングシステム。
（１５）前記半導体チップはＭＯ８素子である、前記実
施態様第００項記載のデータプロセシングシステム。
（１６）前記レジスタはユニポーラ電界効果トランジス
タから構成される、前記実施態様第０１）項記載のデー
タプロセシングシステム。
同 複数個の組のレジスタと、 第２の複数個のレジスタと、 論理装置と制御装置とを有するデータプロセシングシス
テムにおける方法であって、 アドレスおよびインストラクションを含む制御データを
前記複数個の組のレジスタにストアし、各前記組の制御
データは異なるプロセスを制御するためのものであり、 データの組を前記第２の複数個のレジスタにストアし、 前記制御装置および前記複数個の組のレジスタに転送す
るために制御データの各組を順次的に択し、 前記複数個のレジスタから前記論理装置へ転送するため
に各組のデータを順次的に選択することを特徴とするデ
ータプロセシング方法。
α８）前記制御装置および前記周辺への転送の前にある
レジスタから他のレジスタへ順次的に制御データの各組
を転送するステップをさらに含む、前記実施態様第（１
７）項記載のデータプロセシング方法。
（１９） あるレジスタから他のレジスタへの前記順
次的な転送のステップは、あるレジスタのビット位置か
ら他のレジスタの対応するビット位置へ各データの組の
個別的なビットをシフトするステップを含む、前記実施
態様第０８）項記載のデータプロセシング方法。
【図面の簡単な説明】
第１図はこの発明の４個のマルチプロセシング装置を用
いるシステムを表わすものである。 第２図はこの発明のマルチプロセシング装置のユニット
の機能的図解である。 第３図はこの発明のマルチプロセシングユニットに接続
されるインタフェイスの略図解である。 第４図は第４Ａ図および第４Ｂ図の関係を示す。 第４Ａ図および第４Ｂ図はこの発明の回路のより詳細な
略図解である。 第５Ａ図、第５Ｂ図、および第５Ｃ図はそれぞれＡおよ
びＢスクラッチパッドメモリの構成を図示する第６図は
この発明の演算論理装置の略図解である。 第７図はこの発明で用いられる１組のシフトレジスタの
略図解である。 第８図はこの発明で用いられる種々のマイクロインスト
ラクションによって達成される機能を図解する表を示す
。 第９図はこの発明の制御装置の略図解である。 第１０図はこの発明の種々のプロセサの間の共通エレメ
ントのタイムマルチプレキシングを図解する１組の波形
である。 図において、１１はマルチプロセシングユニット（ＭＰ
Ｕ）、１２はリードオンリメモリ（ＲＯＭ）、１３はラ
ンダムアクセスメモリ（ＲＡＭ）、３１はＢスクラッチ
パッドメモリ、３２はＡスクラッチパッドメモリ、３３
は演算論理装置（ＡＬＵ）、４０は制御論理回路、４１
はＦレジスタ、３５はＸレジスタ、３６はマイクロプロ
グラムカウンタ（ｐｃ）レジスタ、３７はページ（ＰＲ
）レジスタ、３８はプリページ（ＰＰＲ）レジスタ、４
３は■レジスタ、４４はＮレジスタ、３４はにレジスタ
、４２はＹレジスタ、２０はデータ母線、２１はアドレ
ス母線である。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個の同時処理を行なうためのデータプロセシン
    グシステムであって、 異なるプロセスを実行する複数組のエンコードされたマ
    イクロインストラクションをストアするための第１のメ
    モリと、 前記異なるプロセスに対応する異なる組のデータを一時
    的にストアすための第１複数組のレジスタと、 前記データについて論理演算を行なうための論理装置と
    を備え、前記論理装置は前記第１複数組のレジスタへ結
    合されてそこからデータを受け、制御信号の組がアンパ
    ックされたマイクロインストラクションの態様でストア
    される制御メモリを含む制御装置をさらに備え、前記制
    御メモリは、前記第１のメモリへ接続されてそこからエ
    ンコードされたマイクロインストラクションを受け、か
    つ前記第１複数組のレジスタおよび前記論理装置へ接続
    されて、エンコードされたマイクロインストラクション
    のデコーディングに応答して前記組の制御信号をそこへ
    与え、 前記第１のメモリに結合されるアドレス手段をさらに備
    え、前記アドレス手段は第２複数個のレジスタを備え、
    マイクロインストラクションアドレスをストアして逐次
    的順序で、前記第１メモリから、前記制御ユニットへの
    転送のため各組のエンコードされたマイクロインストラ
    クションから１個のエンコードされたマイクロインスト
    ラクションを選択して、アンパックされたマイクロイン
    ストラクションの態様で制御信号の組を取り出しかつ前
    記逐次的順序で前記異なる組のデータについて行なわれ
    るべき論理演算を開始させ、各組のデータは前記組の制
    御信号に応答して前記第１複数組のレジスタから取り出
    される、データプロセシングシステム。 ２ 複数個の同時プロセスを実行するためのデータプロ
    セシングシステムであって、 異なるプロセスを実行するための複数組のエンコードさ
    れたマイクロインストラクションをストアするための第
    １のメモリと、 半導体チップとを備え、前記チップは、 異なるプロセスによって処理されるべき複数組のデータ
    を一時的にストアするための第１複数組のレジスタと、 前記第１複数組のレジスタへ結合されてデータを受けか
    つそれについて論理演算を行なうための論理装置と、 制御信号の組がアンパックされたマイクロインストラク
    ションの態様でストアされる制御メモリを含む制御装置
    とを備え、前記制御メモリは前記第１のメモリへ接続さ
    れてそこからエンコードされたマイクロインストラクシ
    ョンを受けかつ前記第１複数組のレジスタおよび前記論
    理装置へ接続されて、エンコードされたマイクロ命令の
    デコーディングに応答して前記組の制御信号をそこへ与
    ／Ｌ％ 前記第１メモリに結合されるアドレス手段をさらに備え
    、前記アドレス手段は第２複数個のレジスタを含み、マ
    イクロインストラクションアドレスをストアして逐次的
    順序で前記第１のメモリから、前記制御ユニットへ転送
    するためエンコードＶされたマイクロインストラクショ
    ンの各組から１個のエンコードされたマイクロインスト
    ラクションを選択してアンパックされたマイクロインス
    トラクションの態様で制御信号の組を取り出しかつ前記
    論理装置を付勢して前記逐次的順序に従って前記データ
    について論理演算を受けかつ論理演算を行い、データの
    各組は前記制御信号の組に応答して前記第１複数組のレ
    ジスタから取り出される、データプロセシングシステム
    。
JP50119333A 1974-11-26 1975-09-30 デ−タプロセシングシステム Expired JPS5858705B2 (ja)

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JPS5858705B2 true JPS5858705B2 (ja) 1983-12-27

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GB (1) GB1498145A (ja)

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