JPS58172754A - マイクロワ−ド制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔本発明の技術的分野〕 本発明は各々のプロセッサ命令の実行を制御するのにマ
イクロワードのシーケンスを用いるマイクロプログラム
式データ・プロセッサおよびディジタル・コンピュータ
で使用するマイクロワード制御システムに係る。本発明
はＬＳＩチップ上に主要な回路部分を形成するデータ・
プロセッサおよびディジタル・コンピュータにおいて特
に有用である。

〔本発明の技術的背景〕

マイクロプログラム式ディジタル・コンピュータまたは
データ・プロセッサにおいて、使用者ソフトウェア−プ
ログラムから得られたプロセッサ命令を実行するのに必
要な内部プロセッサ制御動作を与える内部記憶装置から
マイクロワードが読出される。マイクロワードは１回に
１つ内部記憶装置から読出されて制御レジスタに送られ
る。各々のマイクロワードは複数の２進ビツトから成り
、その１部または全部が複数ビットの制御グループすな
わち制御フィールドを構成することがある。

制御レジスタがデコーダ機構を駆動して基本的な制御点
信号が生成され、データ・プロセッサ内にある各種のデ
ータ・フロー・ゲートおよびデータ操作機構が制御され
る。各々のマイクロワードはデータ・プロセッサの内部
動作を１マイクロワード・サイクルで制御する。１プロ
セツサ命令を実行するのに通常、いくつかのマイクロワ
ードが必要である。あるプロセッサ命令は、その命令の
実行を完了するのに、数マイクロワードを必要とするだ
けであるが、他のプロセッサ命令は多数のマイクロワー
ドを必要とする。

マイクロプログラム式データ・プロセッサの一例は米国
特許第４１７３０４１号に記載されてお＼ す、それに示されているよ、うに、マイクロワードは゛
制御記憶”と呼ばれる別個の記憶の中に置か管れるか、
またはプロセッサ主記憶装置におけるマイクロワード専
用に指定された部分の中に置かれる。別個の記憶装置の
場合、これらの記憶装置は読取／書込型または読取専用
型のいずれかである。

より小さいデ゛−タ・プロセッサでは、いわゆる読取専
用記憶（ＲＯＭ）にマイクロワードを記憶するのが最近
の傾向である。いずれにしても、最近ではランダム・ア
クセス型のマイクロワード記憶装置が使用され、それに
は記憶装置内のいずれかの希望する１つの記憶位置をア
ドレス指定する通例のアドレス指定回路が含まれている
。

また、ＬＳＩチップ上にマイクロワード制御記憶部分を
含めてデータ・プロセッサの主要回路部分を形成するの
が最近の傾向である。それによって、単一のＩＣチップ
上に与えるデータ処理機能数が増大され、単一のチップ
上に完全なデータ・プロセッサすなわちディジタル・コ
ンピュータを形成するという究極的な目標に近づく。現
在、単一のチップ上に舞大数の回路を組込む最良の技術
は、いわゆるＭＯＳＦＥＴ（ＭＯ８形電界効果トランジ
スタ）技術であり、それによってＩＣチップ上に極めて
高密度の回路が得られる。ところが、ＭＯ８ＦＥＴ回路
の動作速度は、例えば、いわゆるバイポーラＩＣのよう
な他のＩＣ技術によって形成された回路の動作速度より
も幾分遅い。従って、ＭＯ８ＦＥＴ回路を使用するデ〜
り・プロセッサの動作速度を増大する方法を発見するこ
とが望ましい。これはデータ・プロセッサのマイクロワ
ード制御記憶部分について、それがデータ・プロセッサ
の他の部分の基本的な制御信号を与えることから、特に
望ましい。

〔本発明の概要〕

本発明によって、ＭＯ８ＦＥＴ回路技術で容易に形成可
能であり、かつ同等の大きさく全マイクロワードのビッ
ト容量）で現在入手しうるＭＯ８ＦＥＴマイクロワード
制御システムで得られる動作速度よりもかなり速い動作
速度が得られるすぐれたマイクロワード制御システムが
与えられる。

このマイクロワード制御システムでは、通例のランダム
・アクセス制御記憶装置およびそのアドレス指定回路が
複数のマルチプレックス・プログラマブル・ロジック・
アレイに置換えられる。これらのプログラマブル・ロジ
ック・アレイ（ＰＬＡ）の各々は特定のプロセッサ命令
を実行するのに必要な１またはそれよりも多くのマイク
ロワードを生成する。いくつかのＰＬＡＯ間でマイクロ
ワードを分離することによって、ＰＬＡの大きさを相応
に小さくしておくことができる。一般に、ＰＬＡが小さ
ければ小さいほど、その動作速度すなわちアクセス時間
が速くなることがら、ＰＬＡは小さい方が望ましい。更
に、少なくともＰＬＡのいくつかのアクセス時間がオー
バーラツプされ、新しいマイクロワードが１つのＰＬＡ
の場合よりも速い速度で使用可能だなる。

本発明の良好な実施例において、それぞれのＰＬＡから
マイクロワードをマルチプレックスする動作は基本的に
はマイクロワード自身によって制御される。より簡単な
場合には、次のマイクロワードを得るＰＬＡを識別する
、複数ビットの符号化されたＰＬＡストローブ・フィー
ルドが各々のマイクロワードに与えられる。より複雑な
場合忙は、２組のＰＬＡが与えられ、各々の組が前記の
ように動作する。２組のマイクロワードから生じる制御
点信号はマルチプレックスされ、順番にデータ・プロセ
ッサの動作を制御する。それによって、データ・プロセ
ッサの高性能制御装置が与えられる。更に、ＭＯ８ＦＥ
Ｔ回路技術で形成される場合、前記制御装置は１つのＩ
Ｃチップ上に形成され、少なくともデータ・プロセッサ
のデータ・フロー装置を収容できろ十分な余裕をチップ
上に残すことができろ。

〔データ・プロセッサ（第１図）の説明〕＄１図にはＬ
ＳＩチップ上に構成するのに特に適合するディジタル・
コンピュータまたはディジタル・データ・プロセッサの
機能ブロック図が示されている。！＠１図のデータ・プ
ロセッサ１０はデータ・フロー装置１１、主記憶装置１
２、■１０装置１６、制御装置１４およびクラック発生
装置１５を含む。データ・フロー装置１１は時にはＣＰ
Ｕと呼ばれ、ＡＬＵ（演算論理機構）、各種ハードウェ
ア・レジスタおよびカウンタ、局所記憶装置およびこれ
らを相斤接続するノ（ス系統を有する。データ・フロー
装置１１は加算、減算、再配列およびその他のデータ操
作を行なって所要の結果を生成する装置である。

制御装置１４はデータ・フロー装置１１、主記憶装置１
２およびＩ１０装置１３の動作を、これらの装置に所在
する各種の機能素子にそれぞれの複数ライン制御パス１
６．１７および１８を介して供給される各種の制御点信
号によって制御する。

制御装置１４は実行されるプロセッサ命令の各々に対す
るマイクロワードのシーケンスを生成するマイクロワー
ド生成機構を含む。これらのマイクロワードは他のデー
タ・プロセッサにおいて要素動作を制御する制御点信号
を生成する。

データ・フロー装置１１、Ｉ１０装置１ろおよび制御装
置１４は同一のＩＣチップ上に構成することができる。

データ・プロセッサ１０によって実行される使用者プロ
グラムは最初、■１０）５ス１９を介してＩ１０装置１
３に接続された周辺装置（図示せず）の１つから主記憶
装置１２にロードされる。この最初のロードはデータ・
フロー装置１１を介して行なわれ、その後、使用者プロ
グラムを構成する各種のプロセッサ命令を順次に主記憶
装置１２から読出すことによって使用者プログラムは実
行される。各々のプロセッサ命令は順番になると主記憶
装＋ｔ１２から読出され、データ・フロー装置１１にあ
る命令レジスタ２０にロードされる。命令レジスタ２０
にあるプロセッサ命令、または少なくともその有効なＯ
Ｐコード部分が複数ラインのバス２１を介して制御装置
１４に供給され、実行される特定のプロセッサ命令が識
別される。

あるプロセッサでは、完全なプロセッサ命令の一部分だ
けを命令レジスタ２０にロードすることがある。その場
合、命令レジスタ２０にロードされた部分は少なくとも
、命令の゛有効な”ＯＰコートゞ部分を含む。“有効な
”ＯＰコードはプロセッサ命令によって実行される動作
の種類を特定するのに必要な、プロセッサ命令の中のす
べてのビットを意味する。これはオペランド・アドレス
・ビットおよび長さカウント・ビットを含まないが、機
能ビットを含み、修飾ビットは実行される動作を完全に
定義するのに必要である。

新しいプロセッサ命令の命令レジスタ２０へのロードは
、制御ライン２２を介して命令レジスタ２０のロード制
御端子に供給される制御点信号によって行なわれる。

制御装置１４内で行われる動作のタイミングはクロック
発生装置１５によって制御される。クロック発生装置１
５は２相非オーバラツプ・クロック発生装置で、第２図
に示すＡおよびＢクロック信号を発生する。ＡおよびＢ
クロック信号は同じ周波数で、同じ波形を有し、相違点
は互いに時間的位置が偏移していることである。Ａクロ
ックの正のパルスはＢクロックの正のパルスとオーバラ
ップしない。第２図に示されている非オーバラツプの量
は非オーバラツプを明示するため実際よりも大きく示さ
れている。これらの正のパルスは２つのクロック信号の
アクティブの期間を表わす。、〔制御装置（第３図）の
説明〕 第３図に第１図の制御装置１４として使用されることが
あるマイクロワードの制御装置６０００機能ブロック図
を示す。制御装置３００は各々のプロセッサ命令の実行
を制御するマイクロワード・シーケンスを生成する。制
御装置３０［］には、実行されるプロセッサ命令に応答
し、その実行に必要な異４るマイクロワードを個々に生
成するＰＬＡ機構として４つの別個のＰＬＡ機構が含ま
れる。第１のＰＬＡ機構はＰＬＡ（Ａ）３０１を含み、
第２のＰＬＡ機構はＰ　Ｌ　Ａ（Ｂ）３０２を含む。第
３のＰＬＡ機購はＰ　Ｌ　Ａ（ｃ）３０３を含み、第４
のＰＬＡ機構はＰ　Ｌ　Ａ（Ｄ＋３０４を含む。

ＰＬＡ３０１乃至３０４の各々は、かなりの数のブロタ
゛クト・ラインを介して出力ＯＲアレイに結合された入
力ＡＮＤプレイを含む。本実施例においては、これらの
ＰＬＡ３０１乃至６０４はいわゆる“スタティック”Ｐ
ＬＡであるものとする。

″ダイナミック”ＰＬＡの使用については、後にＰＬＡ
３０１ないし３０４の各々は第１図の命令レジスタ２０
に所在するプロセッサ命令にし答し、その命令を実行す
るのに必要な１またはそれよりも多いマイクロワードを
個々に生成する。

とくに、命令レジスタ２０の中のプロセッサ命令の有効
なＯＰココ一部分はバス２１を介して供給され、ＯＰコ
ード・レジスタ３０５にロードされる。ＯＰコード・レ
ジスタ３０５の中のＯＰコード・ビットはＰＬＡ３０１
ないし６０４の各々にある人力ＡＮＤアレイの第１の人
力の組に供給される。

また、ＰＬＡ＊構の各々は複数ビットの２進数信号のシ
ーケンスをそれぞれのＰＬＡに供給するシーケンス・カ
ウント回路を含む。ＰＬＡ（Ａ）３０１のシーケンス・
カウント回路は複数ステージのカウント・レジス□・夕
（Ａ）３０５で表わされ、ＰＬＡ（Ｂ）　３０２のシー
ケンス・カウント回路は複数ステージのカウント・レジ
スタ（Ｂ）　３０７で表わされる。

ＰＬＡ（Ｃ）３０３の７−ケンス・カウント回路は゛複
数ステージのカウント・レジスタ（Ｃ１３０８で表わさ
れ、ＰＬＡ（Ｄ）３０４のシーケンス・カウント回路は
複数ステージのカウント・レジスタ（Ｄ）　３　Ｄ　９
で表わされる。これらのカウント・レジスタ′５０６乃
至３０９の各々にある複数ビットの２進数はＰＬＡ３０
１乃至３０４のそれぞれにある入力ＡＮＤアレイの第２
の入力の組に供給される。このように、ＰＬＡ３０１乃
至３０４の各々はＯＰコード・レジスタ３０５のプロセ
ッサ命令部分と、カウント・レジスタ３０６乃至３０９
のそれぞれの２進数信号の両方に応答する。

カウント・レジスタ（Ａ１５０６は周期的に増分され、
新しい２進数信号をＰＬＡ（Ａ１３０１に供給する。ま
た、カウント・レジスタ（Ａ）　３０６の２進数信号の
各々はカウント・レジスタ６０７乃至６０９に次々と転
送される。こうして、新しい２進数の値はカウント・レ
ジスタ３０７乃至３０９の各々に周期的に現われる。Ｏ
Ｐコード・レジスタ３０５にあ７）特定のＯＰコードに
対して、カウント・レジスタ仄）６０６は複数回増分さ
れ、それによって生じた２進数の値はカウント・レジス
タ６０７乃至３０９に同じ回数だけ転送されることがあ
る。このようにして、ＰＬＡ３０１乃至３０４の各々は
プロセッサ命令を実行するのに必要な複数のマイクロワ
ードを生成できる。ＯＰコード・レジスタ３０５にある
特定のＯＰコードに対してカウント・レジスタ仏）３０
６が増分される回数は、その特定のプロセッサ命令を実
行するのに必要なマイクロワード数によって決まる。プ
ロセッサ命令によって多数のマイクロワードを必要とす
ることもあり、少数のマイクロワードですむこともある
。

カウント・レジスタ（Ａ）５０６を増分し、カウント・
レジスタ３０７乃至６０９にロードする動作は、ＰＬＡ
３０１乃至６０４のアクセス時間がオー　バーラップし
、単一のＰＬＡの場合よりも速い速度で新しいマイクロ
ワードが使用可能になるように制御される。アクセス時
間はＰＬＡの入力に供給された信号値の変化に続く有効
な出力マイクロワードを得るのに要する時間を意味する
。このアクセス時間は新しい信号状態がＰＬＡを通って
そのＰＬＡの出力部に達するのに必要な時間を表わす。

特定のプロセッサ命令において、ＰＬＡ３０１乃至６０
４の各々はＯＰコード・レジスタ３０５からＯＰコード
を、それぞれのカウント・レジスタ３０６乃至３０９か
ら１またはそれよりも多い値を受取る。要約すると、Ｐ
ＬＡはマイクロワードの組を記憶し、ＯＰコードと番号
の値はこれらのマイクロワードの中の特定の１つを選択
する“アドレス”を与える。実際、動作コードによって
ベース・アドレスが与えられ、カウント・レジスタによ
って変位アドレスのシーケンスが与えられ、その特定の
プロセッサ命令に必要なマイクロワードのシーケンスが
選択される。マイクロワードはＰＬＡのＯＲアレイ部分
に記憶され、ＡＮＤアレイ部分はアドレス・デコーダの
ように動作し、特定のプロダクト・ラインがアクティブ
になってＯＲアレイ部分にある特定のマイクロワードが
選択される。

−Ｄ−Ａ−Ｂ−Ｃ−Ｄの順にマイクロワードを生成する
。その場合、ＡマイクロワードはＰＬＡ（Ａ）３０１で
、１３ｖ（り０７−　）’はＰＬＡ（Ｂ）３０２’ｔ’
、ＣマイクロワードはＰＬＡ（ｃ）３ｏ６で、［）　−
ｒ　（りｏｒ７−）”はＰＬＡ（ＤＪ３０４でそれぞれ
生成される。

各々のプロセッサ命令に対して生成されるマイクロワー
ドの全数はその特定の命令を実行するのに必要な数であ
る。一般に、プロセッサ命令が異なると必要なマイクロ
ワード数も異なる。

更に、制御装置３［］［］はそれぞれのＰＬＡ３０１乃
至３０４からのマイクロワードに対して１回に１つ応答
する制御回路を含み、１マイクロワード制御サイクルで
データ・プロセッサ７１ｏの動作を制御する少なくとも
１つの制御点信号をマイクロワードごとに生成する。こ
の制御回路には、Ｌｌ（レベル１）制御レジスタ３１０
．Ｌ２（レベル２）制御レジスタ３１１、デコーダ３１
２およびゲート群３１３が含まれる。複数ラインのＰＬ
Ａ出力バス３１４に現われるマイクロワードはＡクロッ
ク・パルスによってＬ１制御レジスタ′５１０にロード
される。このマイクロワードは後続するＢクロック・パ
ルスによってＬ２制御レジスタ３１１に転送される。デ
コーダ３１２はＬ２制御レジスタ′５１１に所在するマ
イクロワードに応答し、１マイクロワード制御サイクル
でデータ・プロセッサ１０の動作を制御するのに必要な
制御点信号を生成する。デコーダ出力のゲート群６１３
は制御点信号がデータ・プロセッサ１０に供給される期
間を制御する。制御点信号はＡクロック・パルスの間で
のみデータ・プロセッサ１０に供給されるから、Ｂクロ
ック・パルスでＬ２制御レジスタ３１１がロードされ、
デコーダ３１２がセットされることによって、ゲート群
３１３の出力側に結合された制御点信号の最終出力ライ
ンにスプリアス信号が生成されるのを防ぐ。制御レジス
タ６１０および３１１のカスケード接続によって必要な
緩衝が与えられ、次のマイクロワードが現在デコーダ３
１２を駆動しているマイクロワードを過早に変虹するの
を防止する。

更に、制御装置３００はそれぞれの期間においてＰＬＡ
３０１乃至３０４のそれぞれから制御回路５１０乃至６
１３にマイクロワードを供給するマルチプレックス回路
を含む。このマルチプレックス回路は選択動作可能な複
数のバッファ５１５乃至３１８を含み、それぞれのＰＬ
ＡＩＯＩ乃至３０４の出力を制御回路３１０乃至６１６
の入力に個々にＰＬＡ出力バス３１４を介して結合する
。

ＰＬＡの出力バッファ６１５乃至３１８の各々は同時に
アクティブになる、すなわち同時にイネーブルされる複
数ステージのゲート回路の組から成り、ＰＬＡの出力か
らＰＬＡ出力バス３１４の複数ラインに複数のマイクロ
ワードのビットを並列でパスする。出力バッファ３１５
乃至６１８は時にはゲート、またはゲート回路と呼ばれ
、本説明では別に指示されない限り同義梧として扱われ
ろ。

ＰＬＡ３０１乃至３０４の各々で生成された各マイクロ
ワードは複数ビットのストローブ・フィールドを含み、
これらのストローブ・フィールドはそのフィールドを生
成したＰＬＡ以外のＰＬＡを識別するように符号化され
る。すなわち、符号化された複数ビットのストローブ・
フィールドによって識別されたＰＬＡからＬ１制御レジ
スタ３１０に次のマイクロワードが供給される。デコー
ダ３１２は各マイクロワードのストローブ−７４−ルド
にそれがＬ２制御レジスタ６１１に駐在しているときに
応答し、ストローブ信号ラインＳＡ乃至ＳＤの特定の１
つをアクティブにする。アクティブ化される特定のスト
ローブ信号ラインは、その時点でＬ２制御レジスタ５１
１に駐在しているマイクロワードのストローブ・フィー
ルドのコーディングによって決定される。本実施例にお
いては、ストローブ信号ラインＳＡ乃至ＳＤはＡ−Ｂ−
Ｃ−Ｄの順に反復して、１回に１ラインずつアクティブ
になる。例えば、Ｐ　Ｌ　Ａ（Ａ）３０１からの各マイ
クロワードのストローブ・フィールドは、それがＬ２制
御レジス！・３１１に駐在しているとき、ストローブ信
号ラインｓＢをアクティブにする。それによって、ＰＬ
ＡＩＢ１′５０２の出力バッファ３１６がイネーブルさ
れ、Ｐ　Ｌ　Ａ（Ｂ）３０２からＬ１制御レジスタ６１
０にマイクロワードを供給する。Ｐ　Ｌ　Ａ（８１３０
２からのマイクロワードがＬ２制御レジスタ５１１に駐
在しているときには、そのストローブ・フィールドによ
ってストローブ信号ラインＳＣがアクティブ化される。

それによって出力バッファ６１７がイネーブルされ、Ｐ
ＬＡ（Ｃ１５０５からし１制御レジスタ３１０にマイク
ロワードが転送される。Ｐ　Ｌ　Ａ（Ｃ）３０３からの
マイクロワードがＬ２制御レジスタ３１１に駐在してい
るときには、そのストローブ・フィールドによってスト
ローブ信号ラインＳＤがアクティブ化される。それによ
って出力バッファ３１８がイネーブルされ、Ｐ　Ｌ　Ａ
（Ｄ）３　［１４からＬ１制御レジスタ３１０にマイク
ロワードが転送される。ＰＬＡ（Ｄ）　３０４からのマ
イクロワードがＬ２制御レジスタ３１１に駐在している
ときには、そのストローブ・フィールドによってストロ
ーブ信号ラインＳＡがアクティブ化される。それによっ
て出力バッファ３１５がイネーブルされ、Ｐ　Ｌ　Ａ（
Ａ）３０１からＬ１制御レジスタ３１０にマイクロワー
ドが転送される。このように、Ｐ　Ｌ　Ａ（Ａ）３　［
］　１０マイクロワードはＰ　Ｌ　ＡｆＢ１３０２を選
択し、ｐｔ、Ａ（Ｂ）３Ｄ２のマイクロワードはＰ　Ｌ
　Ａ（Ｃ）３０３を選択し、Ｐ　Ｌ　Ａ（Ｃ）３０３の
マイクロワードはＰＬＡ（Ｄ）３０４を選択し、Ｐ　Ｌ
　Ａ（Ｄ）３　ｏ　４のマイクロワードはＰ　Ｌ　Ａ（
Ａ１３０１を選択する反復選択動作が行なわれるように
ストローブ・フィールドがコーディングされる。こうし
て、ＰＬＡ３０１乃至３０４からのマイクロワードはＡ
−Ｂ−Ｃ−Ｄ順に反復してＬ１制御レジスタ６１０に供
給される。各マイクロワードは、制御回路の出力を制御
する動作において、制御回路に供給される次のマイクロ
ワードのソースを選択し、希望するマルチプレックス動
作が行なわれる。

更に、制御装置６００はそれぞれのＰＬＡ３０１乃至６
０４をアクセスし、それらのアクセス時間がオーバーラ
ツプされる回路を含む。これは、カウント・レジスタ（
Ａ）　３０６を増分し、カウント・レジスタ３０７乃至
３０９に新しい数値をロードする時間を制御することに
よって行なわれる。

本実施例においては、カウント・レジスタ３０６乃至６
０９のそれぞれにも個々に結合されているストローブ信
号ラインＳＡ乃至ＳＤが前記回路に含まれている。すな
わち、ストローブ信号ラインＳＢはカウント・レジスタ
（Ａ）３０（５の増分制御端子ＳＢに結合され、ストロ
ーブ信号ラインＳＢがアクティブのときにカウント・レ
ジスタ（Ａ）３０６を増分する。ストローブ信号ライン
ｓＣはカウント・レジスタ（Ｂ）　３０７のロード制御
端子に結合され、ストローブ信号ラインＳＤはカウント
・レジスタ（Ｃ）　３０　Ｂのロード制御端子に結合さ
れ、ストローブ信号ラインＳＡはカウント・レジスタ（
ＤＪのロード制御端子に結合されている。ストローブ信
号ラインＳＣのアクティブ化によって、カウント・レジ
スタ（Ａ１３０６の出力に現われる数値がカウント・レ
ジスタ（８１５０７にロードされる。ストローブ信号ラ
インＳＤのアクティブ化によって、カウント・レジスタ
（Ｂ）　５０７の出力に現われる数値がカウント・レジ
スタ（Ｃ）　３０　Ｂにロードされる。

ストローブ信号ラインＳＡのアクティブ化によつて、カ
ウント・レジスタ（Ｃ）　３０８の出力に現われる数値
がカウント・レジスタ（Ｄｌ　３０９にロードされる。

ストローブ信号パルスはＡ−Ｂ−Ｃ−Ｄ順に生じるから
、カウント・レジスタ（Ａ）３０６の出力に現われる数
値は、カウンタ・レジスタ６０７乃至６０９の連鎖を一
歩一歩進行する。

ＰＬＡ３０１乃至３０４の各々に供給されるシーケンス
の数値が、特定のＰＬＡがＬ１制御レジスタ３１０にマ
イクロワードを供給した直後にカウント１だけ増分され
るように、ストローブ信号ラインとカウント・レジスタ
６０６乃至３０９が結合される。例えば、ＰＬＡ（ＡＪ
３０１はストローブ・パルスＳＡが現われているとき制
御レジスタ′５１０にマイクロワードを供給する。次の
ストローブ・パルス、すなワチストローブ・パルスＳＢ
が現われると、カウント・レジスタ（ＡＪ５０６が増分
される。他のＰＬＡり０２乃至５０４についても同様で
ある。それぞれのケースで、その入力に供給された７−
ケンス番号はＬ１制御レジスタ３１０にその出力を転送
するストローブ・〕；ルスに続く次のストローブ・パル
スによって更新される。

第４図は第６図の制御装置３０００代表的なタイミング
を示す。第４図の上部の゛サイクル”は連続するマイク
ロワード・サイクルを示す。第４図ではプロセッサ命令
Ｎ−１の最後の５マイクロワード・サイクル（サイクル
２０〜２４）および次のプロセッサ命令Ｎの最初の６マ
イクロワード・サイクル（サイクル１〜６）が示されて
いるう“クロック”はクロック発生装置１５からの正の
ＡおよびＢクロック・パルスの発生時間を示す。

下部の“デコーダ・ゲート・イネーブル”は特定の瞬間
にデータ・プロセッサ１０を制御するアクティブのマイ
クロワードのソースＰＬＡを示す。

ＰＬＡ（Ａ）３０１からのマイクロワードはマイクロワ
ード・サイクル２１の前半部でデータ・プロセッサ１０
を制御し、Ｐ　Ｌ　Ａ（Ｂ１３０２からのマイクロワー
ドは°マイクロ？、−ド・サイクル２２の前半部でデー
タ・プロセッサ１０を制御する。制御点信号は各マイク
ロワード・サイクルの後半部では、デコーダ出力のゲー
ト群６１３がディスエーブルされているので生成されな
い。第４図のストローブＳＡ、ＳＢ、ＳＣおよびＳＤは
それぞれのストローブ信号ライン上にストローブ・パル
スＳＡ。

ＳＢ、ＳＣおよびＳＤが現われる時間を示す。

例えば、ＰＬＡ（Ａ）３０１においては、そのマイクロ
ワードの１つはＬ２制御レジスタ３１１に駐在し、プロ
セッサ命令Ｎのマイクロワード・サイクル１の前半部で
デコーダ３１２を駆動し・ゲート群６１６によって出力
される制御点信号を生成する。このマイクロワードによ
ってストローブ信号ラインＳＲはアクティブ化され、カ
ウント・レジスタ（Ａｌ　３０６はカウント１だけ増分
される。そ“れに工って新しい数値がＰ　Ｌ　Ａ（Ａ１
３０１の入力に供給され、ＰＬＡ（Ａ）３０１はそれに
応答を開始し次のマイクロワードを出力する。前記次の
マイクロワードはマイクロワード・サイクル４の前半部
でＬ１制御レジスタ３１０への転送に必要であり、これ
はＰ　Ｌ　Ａ（Ａ）３０１の出力バッファ３１５に供給
される次のストローブ・パルスＳＡの発生によって指示
される。７こうして、ＰＬＡ（Ａ）３０１は内部動作を
完了し、かつその出力に有効なマイクロワードを生成す
る６マイクロワード・サイクル（サイクル１〜６）を有
する。この期間は第４図で１アクセスＡ“と呼ばれ１本
説明ではＰＬＡ（Ａ）３０１がもう１つの有効なマイク
ロワードを住成するのに必要な時間を表わすものとする
。

ＰＬＡ３０２乃至３０４についても同様にアクセスＢ乃
至アクセスＤが定義される。マイクロワード・サイクル
２の前半部でｐＬＡ（Ｂ）３０２の入力に新しい数値が
供給され、Ｐ　Ｌ　Ａ（Ｂ）３０２はマイクロワード・
サイクル２．３および４０間にアクセスされる。マイク
ロワード・サイクル３の前半部でＰＬＡ（Ｃ）３０３の
入力に新しい数値が供給され、ＰＬＡ（Ｃ１３０３はマ
イクロワード・サイクル３乃至５の間にアクセスされる
。マイクロワード・サイクル４の前半部でＰＬＡ（Ｄ）
３０４の入力に新しい数値が供給され、ＰＬＡ（Ｄ）３
０４はマイクロワード・サイクル４乃至６の間にアクセ
スされる。このように、ｐＬＡ３０１乃至３０４のアク
セス時間はオーバーラツプされ、新しいマイクロワード
は単一のＰＬＡの場合よりも速い速度で使用可能になる
。期間ＴＡはＰＬＡ（Ａ）３０１をアクセスし、その出
力をＬ１制御レジスタ３１０に転送するのに必要な時間
を表わす。第４図で、実際に４マイクロワード、すなわ
ちＡ、Ｂ、ＣおよびＤマイクロワードが生成され、１つ
のＰＬＡ（Ａ１′５０１の期間ＴＡの間で利用されてい
ることが分る。こうして、オーバーラツプによってマイ
クロワードが生成される速度が増加する。

マイクロワード・サイクル１乃至４の間に行なわれたア
クセスによって生成されたマイクロワードは、プロセッ
サ命令Ｎのマイクロワード・サイクル５乃至８（７，８
は図示せず）まではデータ・プロセッサ１０を制御する
のに実際には使用されない。言い換えれば、ＰＬＡのア
クセスの開始時間と、デコーダ出力のゲート群３１３の
出力に生成された制御点信号によってそのマイクロワー
ドがデータ・プロセッサ１０を制御するのにアクティブ
になる時間との間には４サイクルの遅延がある。従って
、プロセッサ命令Ｎのマイクロワード・サイクル１乃至
４０間でデータ・プロセッサ１０を制御するＡ、Ｂ、Ｃ
およびＤマイクロワードは前のプロセッサ命令Ｎ−１の
マイクロワード・サイクル２１乃至２４の間でアクセス
される。

プロセッサ命令ＮのＯＰコードはＯＰコード・レジスタ
６０５にロードされ、カウント・レジスタ（Ａ）　３０
６は前のプロセッサ命令Ｎ−１のマイクロワード・サイ
クル２１で生じる制御点信号のパルスＳＯによって０に
リセットされる。これは第４図では゛再開始”で示され
ている。この再開始信号ＳＯは適当なマイクロワードの
コーディングによって生成され、それによってマイクロ
ワード・サイクル２１でデコーダ６１２によって出力さ
れる制御点信号が生成される。一般に、特定の命令のシ
ーケンスの終りから４番目のマイクロワードは、次の命
令の最初のマイクロワードが現在の命令の最後のマイ夛
ロワードのアクティブ期間の直後に使用可能になるよう
にするため制御点信号ラインＳＯ上に再開始パルスＳＯ
を生成するようにコーディングされたビット位置または
複数ビットのフィールドを含まなければならない。

実際に、第４図に示すアクセス時間がＰＬＡの許容最小
限のアクセス時間である場合には、１つのプロセッサ命
令のマイクロワード・シーケンスの終りと、次のプロセ
ッサ命令のマイクロワード・シーケンスの最初との間に
アイドル期間が生じないようにマイクロワードが生成さ
れ、４つの組で使用されなければならない。特定のプロ
セッサ命令に必要なマイクロワードの全数が４の倍数で
ない場合には、１．２または３の、いわゆる冗長マイク
ロワードまたはスペーサ・マイクロワードを前記命令に
加えることが可能で、その間、データ・プロセッサ１０
ではマイクロワードの全数を４の倍数にされ、新しい動
作は行なわれない。

〔制御装置（第５１および５．２図）の説明〕第５１お
よび５，２図には本発明に従って構成されたマイクロワ
ード制御システムすなわち制御装置の第２の実施例の機
能ブロック図が示されている。この制御装置は第１図の
データ・プロセッサ１００制御装置１４として使用可能
である。第５１および５．２図に示す素子のすべては、
クロック発生装置１５の一部または全部を除外する可能
性を含めて、同じＬＳＩチップ上に構成される。

第５．１及び５．２図に関連して、制御装置１４は各々
のプロセッサ命令を実行するのに必要なマイクロワード
を生成するマイクロワード制御記憶機構を含む。この制
御記憶機構は、論理的には類似しているが、物理的には
別個の素子である複数のＰＬＡ２４乃至２９で構成され
る。これらのＰＬＡ２４乃至２９の各々は各プロセッサ
命令を実行するの如必要な１またはそれよりも多くのマ
イクロワードを含む。マイクロワードはそれぞれのＰＬ
Ａからマルチプレックスまたはインタリーピングの方法
で取込まれる。与えられたプロセッサ命令のシーケンス
は、 Ｉ　Ｐ、２Ｐ、　ＡＰ、、　ＢＰ、Ｃ）Ｐ、ＤＰ、　　
ＡＰ、　　ＢＰ。

ＣＰ、　　ＤＰ、　　ＡＰ、　　ＢＰ、　　・・・・で
ある。１Ｐは第１サイクルＰＬＡ２４からのマイクロワ
ードを示す。２Ｐは第２サイクルＰＬＡ２５からのマイ
クロワードを示す。ＡＰはＡデコードＰＬＡ２６からの
マイクロワードを示す。ＢＰＦｉ、ＢデコードＰＬＡ２
７からのマイクロワードを示す。ＣＰはＣデコードＰＬ
Ａ２８からのマイクロワードを示す。ＤＰはＤデコード
ＰＬＡ２９からのマイ、クロワードを示す。

各々のプロセッサ命令の第１のマイクロワードは第１サ
イクルＰＬＡ２４で与えられ、各々のプロセッサ命令の
第２のマイクロワードは第２サイクルＰＬＡ２５で与え
られる。与えられたプロセッサ命令の残りのマイクロワ
ードはＡｌＢ、ＣおよびＤデコードＰＬＡ２６乃至２９
によって与えられる。ＡＰＸＢＰ、ＣＰおよびＤＰのシ
ーケンスは与えられたプロセッサ命令を実行するのに必
要な回数反復される。あるプロセッサ命令は数マイクロ
ワードを必要とするが、他のマイクロワードは比較的多
数のマイクロワー・ドを必要とする。

一般に、ＡデコードＰＬＡ２６は各々のプロセッサ命令
に対して複数の異なるマイクロワードを含む。Ｂ、Ｃお
よびＤデコードＰＬＡ２７乃至２９についても同様であ
る。これに対して、第１および第２サイクルＰＬＡ２４
および２５は各々のプロセッサ命令に対して１マイクロ
ワードのミラ含む。

ＰＬＡ２４乃至２９の各々はダイナミックすなわちクロ
ック型である。複数のＰＬＡＯ間でマイクロワードを分
配することは制御装置１４の動作速度を改善するのに役
立つ。１つには、各々のＰＬＡの大きさが抑えられる。

一般的に、ＰＬＡの大きさが小さければ小さいほど、Ｐ
ＬＡの動作速度は大きくなる。また、個々のＰＬＡでの
解読動作が互い（でオーバーラツプされるから、動作速
度は更に改善される。

ｐＬＡ２４乃至２９において、２つのレベルのマルチプ
レックスまたはインタリープ動作が与えラレる。第ルベ
ルのマルチプレックスはＡゲート群３０とＢゲート群□
′６１の使用によって与えられる。Ａゲート群３０は第
１サイクルＰＬＡ２４、ＡデコードＰＬＡ２６およびＣ
デコードＰＬＡ２８からのマイクロワードをイネーブル
し、Ａクロック信号の正のパルス部分の間でのみデータ
・プロセッサ１０を制御する。これに対して、Ｂゲート
群３１は第２サイクルＰＬＡ２５、ＢデコードＰＬＡ２
７およびＤデコードＰＬＡ２９からのマイクロワードを
イネーブルし、Ｂクロック信号の正のパルスの部分の間
でのみデータ・プロセッサ１０を制御する。これらの正
のパルスのインタリーピングは第２図に示されている。

マイクロワードがデータ・プロセッサ１０を制御するク
ロック・タイム１で合わせて、ＰＬＡ２４．２６および
２８は時には゛Ａクロック”ＰＬＡと呼ばれ、ＰＬＡ２
５．２７および２９は時には＠Ｂクロック”ＰＬＡと呼
ばれる。

”Ａクロック”ＰＬＡ２４．２６および２８の第２レベ
ルのマルチプレックスｉｄ、ＰＬＡ２４．２６および２
８の各々の出力バッファであるＰＬＡ出力バツファ３２
．３３および６４によって与えられる。ＰＬＡ出力バツ
ファ３２．３３および６４の各々はストローブ信号ライ
ンＳ１、ＳＡおよびＳＣの各々に現われる個々のストロ
ーブ信号パルスによって制御される。これらのストロー
ブ信号ラインＳ１、ＳＡおよびＳＣは１回に１つ順次に
アクティブ化され、それによって１回に１マイクロワー
ドのみがＡ制御レジスタ機構３５に供給される。Ａ制御
レジスタ機構３５はすいにカスケードに結合された２つ
のレジスタから成り、第１のレジスタはレベル１すなわ
ちＬルジスタ３５ａで、第２のレジスタはレベル２すな
わちＬ２レジスタ３５ｂである。ＰＬＡ出カバソファ３
２．３３および３４によって１回に１つパスされるマイ
クロワードはＰＬＡ出力バス３６を介してＬルジスタ３
５ａに入力される。ＰＬＡ出力バス６６に現われるマイ
クロワードはクロック発生装置１５からのＡクロック・
パルスによってＬルジスタ３５ａにロードされる。Ｌル
ジスタ３５ａに駐在するマイクロワードは後続するＢク
ロック・パルスによってＬ２レジスタ３５ｂにロートサ
れる。Ｌ２レジスタ３５ｂに駐在するマイクロワードは
Ａデコーダ３７を駆動する。Ａデコーダ６７はそれに応
答して、特定のマイクロワード・すイクル、すなわち後
続するＡクロック・パルスによって定義されるマイクロ
ワード・サイクルにおける各種の制御点信号を生成する
。

“Ｂクロック”ＰＬＡ２５．２７および２９の第２レベ
ルのマルチプレックスはＰＬＡ出力バッファ４０．４１
および４２によって与えられる。

ＰＬＡ出力パッファ４０．４１および４２の各々は“Ｂ
クロック”ＰＬＡ２５．２７および２９の各々の出力バ
ッファであり、それぞれのストローブ信号ラインＳ２、
ＳＲおよび一８Ｄを介して制御される。ストローブ信号
ラインｓ２、ＳＲおよびＳＤは個々のストローブ信号パ
ルスによって１回に１つ順次にアクティブ化され、Ｂ制
御レジスタ機構４３に１回に１マイクロワードをバスす
る。

Ｂ制御レジスタ機構４５は互い（（カスケードに結合さ
れた２つのレジスタから成り、第１のレジスタはレベル
１すなわちＬ・ルジスタ４５ｍで、第２のレジスタはレ
ベル２すなわちＬ２レジスタ４３ｂである。ＰＬＡ出力
バス４４を介してマイクロワードがＰＬＡ出力バッ７ア
４０．１１および４２からＬルジスタ４５ａに１回に１
つ供給される。ＰＬＡ出力バス４４に現われるマイクロ
ワードはＢクロック・パルスによってＬルジスタ４５ａ
にロードされ、後続するＡクロック・パルスによってＬ
２レジスタ４３ｂにロードされる。

Ｌ２レジスタ４３ｂに駐在するマイクロワードはＢデコ
ーダ４５を駆動し、Ｂデコーダ４５はそれに応答して特
定のマイクロワード・サイクル、すなわち後続するＢク
ロック・パルスによって定義されるマイクロワード・サ
イクルにおける各種の制御点信号を生成する。このＢク
ロック・パルスによってＢゲート群３１がイネーブルさ
れ、制御ライン群４６に制御点信号がパスされる。制御
ライン群４６のそれぞれのラインはＷＪ１図の制御ライ
ン１６．１７および１８に含まれており、データ・フロ
ー装置１１、主記憶装置１２およびＩ１０装置１３に結
合されている。

Ｌルジスタ３５ａおよび４３ａＸＬ２レジスタ６５ｂ＆
よび４３ｂをロードし、Ａゲート群３０およびＢゲート
群３１をイネーブルする動作は第２図に示すＡおよびＢ
クロック波形の正のパルス部分の間に行なわれる。従っ
て、用語“Ａクロック・パルス”はＡクロック波形の正
のパルス部分の１つを意味し用語”Ｂクロック・パルス
１はＢクロック波形の正のパルス部分の１つを意味する
。

第６１乃至６，６図のタイミング図では、プロセッサ命
令゛Ｎ”を実行するのに１０制御サイクルすなわち１０
マイクロワード・サイクルを要する場合にＰＬＡ２４乃
至２９の各々からの各種のマイクロワードのマルチプレ
ックスまたはインタリープ動作を示す。第６．１乃至６
．３図の上部にマイクロワード・サイクル番号、Ａおよ
びＢクロック・パルスが示されている。図面の簡略化の
ため、ＡおよびＢクロック・パルスの間の小間隙は省略
され、両者は巨いて隣接して示されている。例として、
各々のマイクロワード・サイクルが５０ナノ秒の持続期
間を有するものとすると、前記小間隙は２また３ナノ秒
のオーダーである。

第６．１乃至６３図のＡおよびＢクロック・パルスの次
の部分で、そのマイクロワード・サイクルにおいてアク
ティブな制御点信号を生成してデータ・プロセッサ１Ｄ
を制御する特定のマイクロワードのソースが示されてい
る。従って、命令Ｎのマイクロワード・サイクル１でデ
ータ・プロセッサ１０を制御する制御点信号は、第１サ
イクルＰＬＡ２４から得られた１Ｐマイクロワードによ
って生成される。同様に、命令Ｎのマイクロワード・サ
イクル２でアクティブの制御点信号は第２サイクルＰＬ
Ａ２５から得られた２Ｐマイクロワードによって生成さ
れる。命令Ｎのマイクロワードの残りの部分はＡ、Ｂ、
ＣおよびＤデコードＰＬＡ２６乃至２９からＡ、Ｂ、Ｃ
，Ｄの順で得られる。命令Ｎｔ−完了するにはＡＸＢ、
Ｃ，Ｄのシーケンスが２回必要である。

例として、各々のマイクロワードが６０ビツトの幅を有
するものとすれば、ＰＬＡ２６乃至２９の各々は６０出
カラインを有し、バッファ３３・３４．４１および４２
の各々は６０ステージ・バッファから成り、ＰＬＡ出力
バス３６および４４の各々は６０バス・ラインから成り
）レジスタ３５　ａ、　３５　ｂ、　４３　ｍおよび４
３ｂの各々は６０ステージ・レジスタから成る。５［１
および第２サイクルＰＬＡ２４および２５は、Ａ、ＢＸ
ＣおよびＤデコードＰＬＡ２６乃至２９に必要とされる
完全な制御動作の範囲を与える必要がないから、必要な
出力ライン数は少ない。ＰＬＡ出力バツファ３２および
４０はそれぞれ、第１および第２サイクルＰＬＡ２４お
よび２５の各々の出力ライン数と同数のステージ・バッ
ファを有する。

各々のマイクロワード中の６０ピツトのセット全体は、
２ビツトから１６ビツトまでの大きさの範囲内で各種の
制御フィールドに分割される。これらの制御フィールド
として、データ・フロー・ソース制御フィールド、デー
タ・フロー・デスティネーション制御フィールド、デー
タ・フロー装置１１でＡＬＵによって実、行□盾れる動
作を制御する制御フィールド、Ｉ１０装置１３に制御コ
マンドを与える制御フィールド等がある。データ・フロ
ー　・ソースおよびデスティネーション制御フィールド
はデータ・フロー装置１１で、特定のマイクロワード・
サイクルにおいてデータ・ソースおよびデータ・デステ
ィネーションとして動作する特定のレジスタを識別する
。６０ビツトのマイクロワードにおける制御フィールド
の一部分は符号化された制御フィールドであり、他の部
分はビット有意の制御フィールドである。符号化された
制御フィールドはＡおよびＢデコーダ３７および４５に
よって解読される。これに対して、ビット有意のフィー
ルドのビット・ラインはデコーダ６７および４５によっ
て変更されることなく、それぞれＡおよびＢゲート群５
０および３１に直接Ｋ　ハスされる。

代表的なデータ・プロセッサでは、デコーダ３７および
４５の各々は全部で約１３０の出力ラインを有すること
があり、その各々が別個の制御点信号を与える。この場
合、Ａゲート群３０およびＢゲート群３１の各々はデコ
ーダからの出力ラインの各々に対して別個のゲート・ス
テージを有する。例えば、各々のゲート・ステージはそ
れぞれ、入力および出力ラインに結合されたドレインお
よびソース端子を有する、いわゆるパス・トランジスタ
である。Ａゲート群３０における１３０のパス・トラン
ジスタのすべてのゲート端子はＡクロック・ラインに結
合され、１３０のパス・トランジスタ全部が各Ａクロッ
ク・パルスの間に同時にイネーブルされる。Ｂゲート群
３１も同様の・構成であり、１３０のパス・トランジス
タのゲート端子がＢクロック・ラインに接続されている
。

第５．１および５．２図で、データ・プロセッサ１０に
おける他の装置に通じるかなりの数の制御ライン群４６
はＡゲート群３０およびＢゲーｈ／詐３１のいずれか・
一方から制御点信号を受取ることができる。従って、例
えば、Ａゲート群３０からの制御点ライン４７はＢゲー
ト群３１からの制御点ライン４８に結合され、第１図に
示される装置１１．１２および１６の１つにおける適切
な制御点に通じる共有制御点ライン４９が与えられる。

このようにして、装置１１．１２および１３における制
御点の大部分は、マイクロワード・ルーチンを設計する
マイクロワードの希望に応じて、ＡクロックまたはＢク
ロックがアクティブの期間にアクティブ化される。もう
１つの例はデータ・フロー装装置１１にある命令レジス
タ２０をロードする動作を制御す名制御ライン２２であ
る。第５．１および５．２図に示すように、制御ライン
２２はＡゲート群３０からの制御点ライン５０とＢゲー
ト群３１からの制御ライン５１の両方に結合されている
。従って、命令レジスタ２０はＡクロック・パルスまた
はＢクロック・パルスのいずれかの間にロードされる。

ここで重要なことは各々のマイクロワードが複数ピット
のＰＬＡ出カヌカストローブィールドを含むことである
。これはそれぞれのＰＬＡ出力バッファ３２乃至３４お
よび４０乃至４２の各種のＰＬＡ出カメカストロープ信
号Ｓ１２、ＳＡ、ＳＲ，ＳＣおよびＳＤを生成するのに
使用されるビット有意の制御フィールドである。これら
のストローブ信号はそれぞれの制御レジスタ機構に入力
される次のＰＬＡを選択する。“Ａクロック”ＰＬＡ２
４．．２６および２８からのマイクロワードおよび”　
Ｂクロック”ＰＬＡ２５．２７および２９からのマイク
ロワードは、別個の制御レジスタおよびデコーダの機構
のそれぞれによって処理されるから、マイクロワードの
ＰＬＡストローブ・フィールドにおける同じピット位置
は“Ａクロック″ＰＬＡストローブおよび゛Ｂクロック
”ＰＬＡストローブの両方を与えるのに使用できる。特
に、“Ａクロック”ＰＬＡ２４．２６および２８によっ
て生成された各々のマイクロワードのＰＬＡストローブ
・フィールドの第１のピット位置はＡゲート群３０の出
力に現われるＳ１ストロ一ブ信号を与えるのに使用され
る。同様に、”Ｂクロック”ＰＬＡ２５．２７および２
９からのマイクロワードの各々のＰＬＡストローブ・フ
ィールドの第１のピット位置はＢゲート群３１の出力に
現われるＳ２スト・−ブ信号を、、、告成するのに使用
される。同様に、パＡクロック”マイクロワードのスト
ローブ・フィールドの第２のピット位置はストローブ信
号ＳＡを生成するのに使用され、゛Ｂクロック″マイク
ロワードのストローブ・フィールドの第２のピット位置
はストローブ信号ＳＢを生成するのて使用される。同様
に、“Ａクロック”および“Ｂクロック”のストローブ
・フィールドの第３のピット位置はそれぞれ、ストロー
ブ信号ＳＣおよびＳＤを生成するのに使用される。

３つの個々のストローブ信号制御点ラインＳ１、ＳＡお
よびＳＣはＡゲート群６０の３つの個々の出力からＰＬ
Ａ出力バツファ３２．３６および６４のそれぞれの制御
端子に通じる。図面を簡単にするため、こ扛らの６つの
制御点ラインは複数ライン・バス５２に含まれているも
のとして示される。同様に、３つの個々のストローブ信
号制御点ラインＳ２、ＳＲおよびＳＤはＢゲート群３１
の６つの個々の出力からＰＬＡ出力パツファ４０．４１
および４２のそれぞれの制御端子に通じる。

図面を簡単にするた、５め、これらの３つの制御点ライ
ンは複数ライン・バス５６に含まれているものとして示
される。

第６．１〜６．３図で、ストローブ信号制御点ラインＳ
１、Ｓ２、ＳＡ、ＳＢ、ＳＣおよびＳＤに加えられたＰ
ＬＡ出カメカストローブルスの相対的タイミング関係が
示される。Ｓ１ストローブ・パルスはＣデコードＰＬＡ
２８から得られたＣＰマイクロワードによって生成され
る。前の命令Ｎ−１のマイクロワード・サイクル１７０
間、このＣＰマイクロワードがアクティブになり、制御
点信号を生成する。このＳ１ストローブ・パルスはＰＬ
Ａ出力バツファ３２をイネーブルし、第１サイクルＰＬ
Ａ２４の出力に現われるマイクロワードをＬルジスタ３
５ａに供給する。このマイクロワードは前記マイクロワ
ード・サイクル１７の間に生じるＡクロック・パルスに
よってＬルジスタ３５ａにロードされる。次のマイクロ
ワード・サイクル、すなわちサイクル１８の間に生じる
Ｂクロック・パルス（（よって前記マイクロワードはＬ
２レジスタ′５５ｂにロードされる。次に、前記マイク
ロワードはＡデコーダ６７を駆動する。後続するＡクロ
ック・パルス（命令Ｎのマイクロワード・サイクル１の
間に生じる）はＡゲート群３０をイネーブルし、前記１
ＪＩＪ１サイクツ；ＰＬＡマイクロワードによって生成
された制御点信号がデータ・プロセッサ１０を制御する
アクティブな制御点信号になる。これは第６１〜６３図
の゛アクティブなマイクロワードの横列シである１Ｐで
指示される。

第６１〜６．３図で示すように、この１Ｐマイクロワー
ドのＰＬＡストローブ・フィールドはＳＡストローブ・
パルスを生成する。このＳＡストローブ・パルスはＰＬ
Ａ出力バツファ３５に加えられ、ＡデコードＰＬＡ２６
の出力に現われるマイクロワードを選択してＬルジスタ
３５ａにロードする。このマイクロワードが命令Ｎのマ
イクロワード・サイクルろの間にアクティブになり、制
御点信号を生成すると、ＳＣストローブ・ノくルスが生
成され、ＰＬ人出力パツファ３４に供給されてＣデコー
ドＰＬＡ２８からのマイクロワードを選・沢する。この
ようにして、゛Ａクロック”ＰＬＡ２４．２６および２
８の中の特定の１つからのマイクロワードはＡ制御レジ
スタ機構３５に送られる次の゛Ａクロック”ＰＬＡを選
択する。従って、”　Ａクロック”ＰＬＡからのマイク
ロワードのマルチプレックス動作はマイクロワード自身
によって制御される。

”　Ｂクロック”ＰＬＡ２５．２７および２９からのマ
イクロワードの場合も、対応するタイプのマイクロワー
ド・マルチプレックス動作が行なわれ、”　Ｂクロック
“のマルチプレックス動作は“Ａクロック″ＰＬＡ２４
．２６および２８のマルチプレックス動作とインタリー
ブされる。すなわチ、“”Ａクロック”ＰＬＡのストロ
ーブ・パルスＳ１、ＳＡおよびＳＣがＡクロックの間に
生成されるの１・て対し、“Ｂクロック”ＰＬＡのスト
ローブ・パルスＳ２、ＳＢおよびＳＤはＢクロックの間
に生成される。各々の”　Ｂクロック”マイクロワード
はＢ　１７制御レジスタ機構４３に送られる次の”　Ｂ
クロック”ＰＬＡ’ｉ選択する。

次に、入幻信号を各種のＰＬＡ２４乃至２９に供給する
機構およびＰＬＡ２４乃至２９の各々がどのようにして
出力に異なるマイクロワードを生成するかについて説明
する。データ・フロー装置１１の命令レジスタ２０に新
しいプロセッサ命令をロードするところから説明を行な
う。これは前のプロセッサ命令の再開始制御パルスＳＯ
の発生後から、新しいプロセッサ命令の再開始制御パル
スＳＯ発生の２マイクロワード・サイクル前までの間の
任意の時点で行なうことができる。Ｂデコーダ４５から
Ｂゲート群６１を介して延びる制御点ライン５４に再開
始制御パルスＳＯが現われる。

第６１〜６．６図に示すように、この再開始制御パルス
ＳＯは前のプロセッサ命令の最後から２つ手前のマイク
ロワード・サイクルの間にアクティブのマイクロワード
によって生成される。プロセッサ命令Ｎの再開始制御パ
ルスＳＯは前の命令Ｎ−１のマイクロワード・サイクル
１６０間に生成される。次のプロセッサ命令Ｎ＋１の再
開始制御パルスＳＯはプロセ、ツサ命令Ｎのマイクロワ
ード・サイクル８の間に生じる。

ＰＬＡ２４乃至２９の各々はダイナミックまたはクロッ
クＰＬＡである。これらのＰＬＡの内部クロック・タイ
ミングは第６１〜６３図の下部に示されており、ＰＬＡ
２４乃至２９の各々はＣ１、Ｃ２、Ｃ６およびＣ４から
なる、いわゆる４フエーズ・クロックによって駆動され
る。これらのＰＬＡの内部タイミングはＰＬＡの入力を
変更する適当な時間を決定する際に考慮されなければな
らない。

例として、命令レジスタ２０にロードされたプロセッサ
命令のワードが１６ビツトのワードであるものとする。

複数ワードのプロセッサ命令の場合、命令レジスタ２０
にロードされるのは命令の第１のワードである。命令レ
ジスタ２０の命令ワードの１６ビツトのすべてはバス２
１を介して制御装置１４のエンコードＰＬＡ５５に供給
される。

命令レジスタ２０の命令ワードの有効なＯＰコード部分
に対応する、より少ないピット数がバス２１およびバス
５６を介して第１および第２サイクルＰ　Ｌ　Ａ　２４
　ｊ、−よび２５の入力に供給される。ＰＬＡの入力は
ＰＬＡのＡＮＤアレイ部分への入力ラインを意味する。

第１サイクルＰＬＡ２４はＰＬＡ２４の内部Ｃ２クロッ
クの間にバス５６に現われる有効なＯＰコード・ピット
に応答する。第６．１〜６３図に示す命令Ｎの場合、と
のＣ２は前の命令Ｎ−１のマイクロワード・サイクル１
５０間に生じる。第１サイクルＰＬＡ２４の内部タイミ
ングは第６１〜６．３図で内部タイミング１Ｐの右方に
表わされている。所要のＯＰコード・ピットは１Ｐすな
わち第１サイクルＰＬＡ２４に対する前記Ｃ２時刻に入
力のバス５６上に安定した状態で存在しなければならな
い。バス５６のＯＰコード・ピットに応答して、第１サ
イクルＰＬＡ２４は前もって組込まれている多くのマイ
クロワードの特定の１つを出力する。出力されたマイク
ロワードは命令Ｎの第１マイクロワード・サイクルで適
当な制御動作を与えるように構成すなわち符号化される
。プロセッサ命令セット全体にある各種のプロセッサ命
令はグループに分類され、全く同じ第１サイクル制御動
作がグループの各構成員に必要であるので、第１サイク
ルＰＬＡ２４にあるマイクロワード数はプロセッサ命令
セット全体の異なるプロセッサ命令の全数よりも少ない
。

選択されたマイクロワードは第１サイクルＰＬＡ２４の
内部タイミングＣ４の間にＰＬＡ２４の出力で有効にな
る。同じ内部タイミングの間に、ストローブ・パルスＳ
１がＰＬＡ出力パッファ３２に供給され、この選択され
た第１サイクル・マイクロワードがＬルジスタ３５ａに
ロードされる。曲尾説明したように、この第１サイクル
・マイクロワードは命令Ｎのマイクロワード・サイクル
１０間に（これは制御点信号がＡゲート群３０を通過し
ている時刻である）、有効になってデータ・プロセッサ
１０を制御する。

同様に、第２サイクルＰＬＡ２５はバス５６上のＯＰコ
ード・ビットに応答し、命令レジスタ２０に駐在するプ
ロセッサ命令の第２マイクロワード・サイクルに対する
適当かマイクロワードを選択する。、第２サイクルＰＬ
Ａ２５の内部タイミ／Ｉグは第６．１〜６．３図の内部
タイミング２Ｐによって示されている。第２サイクルＰ
ＬＡ２５はＣ２の間に有効なＯＰコード・ビットを取込
み、これらのＯＰコード・ビットによって選択された特
定のマイクロワードを０４の間に出力する。このＣ４の
間に生じるストローブ・パルスＳ２はＰＬＡ出力バツフ
ァ４０をイネーブルし、選択された第２サイクル・マイ
クロワードがＬルジスタ４３ａに転送される。第１サイ
クルＰＬＡ２４の場合と同様に、第２サイクルＰＬＡ２
５はプロセッサ命令セット全体にある命令数よりも少な
い命令数を含む。

第１および第２サイクルＰＬＡ２４および２５だけが各
々のプロセッサ命令の実行に必要な２つのマイクロワー
ドを最初の２つのマイクロワード・サイクルに対して提
供する。各々のプロセッサ命令のマイクロワードの残り
の部分はＡ、Ｂ、ＣおよびＤデコードＰＬＡ２６乃至２
９によって提供される。

Ａ、ＢＸＣおよびＤデコードＰＬＡ２６乃至２９はエン
コー）”ＰＬＡ５５およびシーケンス・カウンタ５７か
ら入力駆動信号を受取る。シーケンス・カウンタ５７は
複数ステージの２進カウンターである。説明を簡単にす
るため、エンコードＰＬＡ５５は、いわゆる゛スタティ
ック″ＰＬＡであり、内部クロック信号を必要としない
ものとする。エンコードＰＬＡ５５によって、その人力
に供給されたプロセッサ命令にあるビット数よりも少な
いビット数を有する命令識別（ＩＤ）番号が出力に生成
される。本発明の代表的な実施例では、ｘン−ｙ　−ト
Ｐ　ＬＡ　５５の入力に供給されるプロセッサ命令ワー
ドは１６ビツトを含むのに対し、エンコードＰＬＡ５５
の出カ如現われる命令ＩＤ番号は１１ピツトを含む。こ
のビット数の減少によって、デコードＰＬＡ２６乃至２
９の各々に必要なＡＮＤアレイ入カシカライン数少し、
従ってデコードＰＬＡのサイズが小さくなる。エンコー
ドＰＬＡ５５の出力に生成された命令ＩＤ番号の各々は
、それを生成した特定のプロセッサ命令を表わし、デコ
ードＰＬＡ２６乃至２９に対して、実行される特定のプ
ロセッサ命令を識別する。サイズに関しては、エンコー
ドＰＬＡ５５はデコードＰＬＡ２６乃至２９のどのサイ
ズに比較しても相対的に小さい。また、プロセッサ命令
セットの符号化に応じて、エンコードＰＬＡ５５の使用
が、あるタイプのデータ・プロセッサにとって必要では
ないことがある。

エンコードＰＬＡ５５の出力に現われる命令ＩＤ番号は
再開始制御パルスＳＯによってバッファ・レジスタ５８
にロードされる。バッファ・レジスタ５８のＩＤ番号は
デコードＰＬＡ２６乃至２９によるそれぞれのＡ、Ｂ、
ＣおよびＤマイクロワード生成の期間中は一定に保持さ
れる。シーケンス・カウンタ５７はバッファ・レジスタ
５８に命令ＩＤ番号をロードする同じ再開始制御パルス
ＳＯによって０にリセットされる。一般に、シーケンス
・カウンタ５７は与えられたプロセッサ命令の実行の間
、一定間隔で増分され、デコードＰＬＡ２６乃至２９の
各々がイネーブルされ、マイクロワードのシーケンスを
生成する。一般に、バッファ・レジスタ５８の命令ＩＤ
番号はベース・アドレス、すなわち与えられたデコード
ＰＬＡにおけるマイクロワードのグループの開始アドレ
スを与え、シーケンス・カウンタ５７は選択されたグル
ープにおける個々のマイクロワードをアクセスする１組
の変位アドレスを与える。

デコードＰＬＡ２６乃至２９はマイクロワードのシーケ
ンスＡ−Ｂ−Ｃ−Ｄを生成するから、シーケンス・カウ
ンタ５７はシーケンスＡ−Ｂ−Ｃ−りごとにカウントが
１増分される。本実施例では、これはシーケンスＡ−Ｂ
−Ｃ−ＤごとにＢゲート群５１から１回出るＰＬＡスト
ローブ・パルスによって行なわれる。

第５．１および５，２図に示すように、バッファ・レジ
スタ５８の命令ＩＤ番号はＡ、Ｂ、ＣおよびＤデコード
ＰＬＡ２６乃至２９の各々の第１の入力のセットに並列
に供給される。シーケンス・カウンタ５７のシーケンス
・カウントの値は、ＡおよびＢデコードＰＬＡ２＜Ｓお
よび２７の各々の第２の入力のセットに直接に供給され
る。同じシーケンスｅカウントの値はバッファ・レジス
タ５９を介してＣおよびＤデコードＰＬＡ２８および２
９の各々の第２の入力のセットに（遅帆して）供給され
る。複数ステージのバッファ・レジスタ５９はシーケン
ス・カウンタ５７を０にリセットする同じリセット制御
パルスＳＯによって全０状態にリセットされる。シーケ
ンス・カウンタ５７のカウント値すなわち番号値はＰＬ
Ａストローブ・パルスＳＣによって一定間隔でバッファ
・レジスタ５９にロードされる。第６．１〜６．３図か
ら分るように、このＳＣストローブ・ノくバスはシーケ
ンス・カウンタ５７を増分するＳＢストローブ・パルス
よりも１マイクロワード・サイクル遅く生じる。その結
果、新しいシーケンス・カウント番号をロードする動作
はシーケンス・カウンタ５７でこの新しい番号の出現よ
りも１マイクロワード、サイクル遅れる。この１サイク
ルの遅延によって、ＣおよびＤデコードＰＬＡ２８およ
び２９は変更される前の古いシーケンス・カウント番号
に正しく応答する。

第６．１〜６．３図のＰＬＡ内部タイミングＡＰで明ら
かなように、命令Ｎのマイクロワード・サイクル２の間
にシーケンス・カウンタ５７を増分するＳＢストローブ
・パルスはＡデコードＰＬＡ２６のＣ１の間に生じる。

これはＡデコードＰＬＡ２６がシーケンス・カウンタ５
７からカウント値を取込むＣ２の期間よりも１サイクル
前である。

ＤデコードＰＬＡ２９のＰＬＡ内部タイミングＤＰに関
連シて、バッファ・レジスタ５９に新しい番号をロード
するＳＣストローブ信号（命令Ｎのサイクル６）がＤデ
コードＰＬＡ２９のＣ３の間に生じることが分る。これ
はＤデコードＰＬＡ２９がバッファ・レジスタ５９から
カウント値を取込むＣ２の期間の１サイクル後である。

従って、ＤデコードＰＬＡ２９は第２シーケンス・カウ
ント値がバッファ・レジスタ５９にロードされる前に第
１シーケンス・カウント値を取込むことができる。

また、第５．１および５．２図の制御装置１４には、再
開始パルスＳＯ１各種のＰＬＡ出カヌカストロープルス
Ｓ１、Ｓ２、ＳＡ、ＳＢ、ＳＣおよびＳＤｌならびにＡ
およびＢクロック・ノくバスに応答いＰＬＡ２４乃至２
９の各々の内部タイミング・パルスＣｌ−０２−Ｃ′５
−Ｃ４を生成するのに使用されるＰＬＡクロック信号Ｐ
Ｃ１乃至ＰＯ２を生成するＰＬＡクロック・ロジック機
構６０が含まれている。ＰＬＡクロック・ロジック機構
６０の出力バス６１はＰＬＡクロック信号ＰＣＩ乃至Ｐ
Ｏ２の各々の個々のバス・ラインを含む。従って、出力
バス６１には９バス・ラインが含まれている。これらの
バス・ラインの中の４本がＰＬＡ２４乃至２９の各々の
４つのタイミング・ノくバス入力に結合され、異なる４
本のノ（ス・ラインのセットが異なるＰＬＡ２４乃至２
９の各々に使用されている。第１表はＰＬＡ２４乃至２
９の異なる１つに結合される特定のＰＬＡクロックΦ）
（ス・ラインを示す。従って、例えば、クロック・）く
スφラインＰＣＩ、ＰＯ２、ＰＯ２およびＰＯ４は第１
サイクルＰＬＡ２４に結合され、それに内部タイミング
拳パルスＣ１、Ｃ２、Ｃ３およＯｃ４をそれぞれ与える
。第１表では更に、クロック・バス・ラインＰＣ２乃至
ＰＣ５が第２サイクルＰＬＡ２５に、クロック・バス・
ラインＰＯ５乃至ＰＣ６がＡデコードＰＬＡ２６に接続
される。

以ド、同様である。

ＰＬＡクロツタ拳パルスＰＣ１乃至ＰＯ９とＰＬＡ内部
タイミングＣ１、Ｃ２、Ｃ３およびＣ４の間の関係は第
６，１〜６．６図に示されている。例えば、第１サイク
ルＰＬＡ２４を考えると、クロック・パルスＰＣ２が内
部タイミング・パルスＣ２をそれて与えるのに使用され
る。ＰＯ２の波形と第１サイクルＰＬＡ２４のタイミン
グのバター／１Ｐとを比較すると、命令Ｎ−１のサイク
ル１５および命令Ｎのサイクル７で生じるパルスＰＣ２
はパターン１Ｐの０２に対応することが分る。

しかしながら、ＰＯ２の波形が示すように、命令Ｎのサ
イクル１．６および５でもタイミング・パルスＣ２が生
成されているが、これらのパルスＣ２からは何も得られ
ないから、それらは第６．１〜６６図に示されない。こ
れらの不要なパルスＣ２はマイクロワード・サイクル２
．４および６０間にクロック・パルスＰＣ１によって生
じたパルス他の不要な内部クロック・パルスはＰＬＡ２
４乃至２９の各々でＰＬＡクロック信号ＰＣ１乃至ＰＯ
５によって生成される。しかしながら、これらの不要な
内部クロック信号のタイミングによって、出力としてそ
れぞれの制御レジスタ機構（３５および４６）に転送さ
れる瞬間にそれぞれのＰＬＡの出力部に現われる出力信
号の有効性が影響を受けることはない。従って、不要な
内部タイミング・パルスは第６１〜６．６図に示されて
いない。

ＰＬＡクロック信号Ｐ（ｌ乃至ＰＯ９は再開始パルスＳ
Ｏ、ストローブ・パルスＳ１、Ｓ２、ＳＡ、ＳＢ、ＳＣ
・およびＳＤ、ならびにＰＬＡクロック・ロジック機構
６０にある組合せロジック回路によるＡおよびＢクロッ
ク・パルスから得られる。この組合せロジック回路の状
態はＰＣＩ乃至ＰＯ９の個々の７珍とＳＯ乃至ＳＤの波
形を比較することによって識別可能である。特に、クロ
ックＰＯ１０波形は再開始パルスＳＯおよびストローブ
・パルスＳ２が発生する間に生じるＢクロック・パルス
が削除される以外はＢクロック波形と同じである。クロ
ックＰＣ２の波形はストローブ・パルスＳ１が発生する
間に生じるＡクロック・パルスが削除される以外はＡク
ロック波形と同じである。クロックＰＯ５０波形は再開
始パルスＳＯとストローブ・パルスＳＢのＯＲ動作によ
って得られる。クロックＰＣ４の波形はストローブ波形
Ｓ１およびＳＣのＯＲ動作によって得られる。

クロックＰＣ５の波形はストローブ・パルスＳ２および
ＳＤのＯＲ動作によって得られる。クロックＰＣ６、Ｐ
Ｏ２、ＰＣＢおよびＰＣ９０波形はそれぞれ、ストロー
ブ・パルスＳＡ、ＳＢ、ＳＣおよびＳＤの波形と同じで
ある。

〔ダイナミックＰＬＡの内部構成（第７１および７２図
）の説明〕 第７．１および７２図では、第５．１および５．２図の
ダイナミックＰＬＡ２４乃至２９の各々に使用される内
部構成が示されている。第７１および７２図はダイナミ
ックＰＬＡの完全な内部構成を示すものではない。多数
のＡＮＤアレイ入カシカラインロダクト・ラインおよび
ＯＲアレイ出力ラインの一部だけが特に示されているが
、ダイナミックＰＬＡの内部の状態および動作を理解す
るのに十分である。

第７１および７２図で示すように、ダイナミック・プロ
グラマブル・ロジック・アレイはそれぞれのプロダクト
・ライン６４乃至６７を介して出力のＯＲアレイ６６に
接続された入力のＡＮＤアレイ６２を含む。これらのプ
ロダクト・ライン６４乃至６７はＡＮＤアレイ６２およ
びＯＲアレイ６３の両方を完全に横切っている。代表的
なＡＮＤアレイ入カシカライン力ライン６８乃至７３で
示されている。これらの入力ライン６Ｂ乃至７３はプロ
ダクト・ライン６４乃至６７と直角にＡＮＤアレイ６２
を完全に横切っている。代表的なＯＲアレイ出力ライン
は出力ライン７４乃至７７で示されている。これらの出
力ライン７４乃至７７はプロダクト・ライン６４乃至６
７と直角にＯＲアレイ６３を完全に横切っている。

第７，１および７．２図に示すＰＬＡはＬＳＩチップ上
に形成されている。第入１および７−２−に示すトラン
ジスタのすべてはＭＯＳタイプのＦ’ＥＴである。！Ｊ
ｉに、第入１および７．２図に示すトランジスタの各々
はエンハンスメント形のＭＯＳ　　ＦＥＴトランジスタ
である。

また、第７．１および７．２図のＰＬＡは内輪クロック
・パルスＣ１に応答する予備充電回路を含み、ＡＮＤア
レイ６２の入力ライン６８乃至７３の各々を所定の正電
圧レベルに予備充電する。この予備充電回路は正電圧ソ
ース＋Ｖと入力ライン６８乃至７６の各々の間に直列に
個々に接続されているトランジスタ８０乃至８５を含む
。入力ライン６８乃至７３の各々が充電される所定の電
圧レベルは、トランジスタ８０乃至８５の１つの導電時
の電圧降下量を＋■から引いた値にほぼ等しい。

トランジスタ８０乃至８５．、は、これらのトランジス
タのゲート端子の各々に同時に加えられる正のクロック
・パルスＣ１によって導電状聾になる。

四に、第入１および入２図のダイナミックＰＬＡは複数
の２進信号の入力ライン８８を入力ライン６８乃至７３
に接続するビット分割回路８６および有効化回路８７を
含む。ビット分割回路８６には２進信号の入力ライン８
８のそれぞれのラインに個々に結合された複数のインバ
ータ８９．９０および９１が含まれ、その入力ラインに
現われる２進信号の補数の２進出力信号が与えられる。

従って、入力ライン８８の各々は２つの出力ラインに分
れ、その一方には入力信号の真の値が現われ、他方には
入力信号の補数の値が現われる。従って、例えば、ビッ
ト１の入力ライン８８は２つの出力ライン９２および９
６に分れ、出力ライン９２にはピット１０入力信号の真
の値が現われ、出力ライン９３にはピット１０入力信号
の補数の値が現われる。このビット分割の形式は゛シン
グル・ビット”分割と呼ばれる。

ビット分割回路８６からの各々の出力ラインは個々の有
効化回路８７を介してＡＮＤアレイ６２の入力ライン６
８乃至７３の異なる１つに接続される。ビット分割回路
８６の出力ライン９２の有効化回路８７は直列接続のト
ランジスタ９４および９５で表わされ、トランジスタ９
５のドレイン端子は入力ライン６８に結合さ扛、トラン
ジスタ９４のソース端子は接地される。ビット分割回路
８６の出力ライン９５の有効化回路８７は直列接続のト
ランジスタ９６および９７で表わされ、トランジスタ９
７のドレイン端子は入力ライン６９に接続され、トラン
ジスタ９６のソース端子は接地される。ビット分割回路
８６の残りの出力ラインの有効化回路８７も前記と同様
に構成されている。

有効化回路８７はそのＰＬＡに対する正の内部タイミン
グ・パルスＣ２によってアクティブ化される。このタイ
ミング・パルスＣ２は直列接続された対のトランジスタ
の中の下位のトランジスタのゲート端子に同時に印加さ
れ、直列接続された対のトランジスタの中の上位のトラ
ンジスタのゲート端子の２進値が１の場合には、入力ラ
イン６８乃至７５は接地されて放電する。従って、タイ
ミング・パルスＣ２の間に、トランジスタ９４のゲート
端子が高い電圧レベルの場合にはＡＮＤアレイ６２の入
力ライン６８は放電される。この場・会、Ｃ２の間にト
ランジスタ９４および９５はともに導電状態となり、入
力ライン６８を接地して放電回路が形成される。これに
対して、トランジスタ９４のゲート端子の信号が低い電
圧レベルの場合には、Ｃ２の間にトランジスタ９４は非
導電状態のままであり、入力ライン６８は予備充電され
た高い電圧レベルを保持する。

信号レベルの高低によって、有効化回路８７は信号反転
動作を与える。従って、ＡＮＤプレイ６２０入カシカラ
イン６８上号レベルはビット分割回路８６の出力ライン
９２上の信号レベルの反転された値、すなわち補数値で
ある。このように、入力ライン６９．７１および７６上
の信号レベルはそれぞれ、ビット１、ピッ・ト２および
ビット３の入力信号レベルの真値に相当する。これに対
して、入力ライン６８．７０および７２上の信号レベル
はそれぞれ、ビット１、ビット２およびビット３の入力
信号レベルの補数値に相当する。

入力ライン６８乃至７６とプロダクト・ライン６４乃至
６７の間の論理関係はＡＮＤアレイ６２のパターンの具
体化によって決められ、前記具体化はプロダクト・ライ
ン６４乃至６７が接地される回路を形成するそれぞれの
トランジスタの位置およびゲート接続によって決められ
る。ＡＮＤアレイ６２を具体化するトランジスタとして
トランジスタ１００乃至１０８が示されている。トラン
ジスタ１００乃至１０８の位置およびゲート接続はＡＮ
Ｄアレイ６２によって与えられる論理的機能を決定する
。第１１および７２図に示す特定の具体化パターンは、
制御装置１４にある与えられたＰＬＡで生成されたマイ
クロワードと関連を有することを意図するものではなく
、単に、ＰＬＡの動作の説明上選択された任意のパター
ンである。

また、予備充電および有効化（選択放電）のシ　・−ケ
ンスがプロダクト・裏イン６４乃至６７に与えられてい
る。プロダクト・ライン６４乃至６７・の予備充電回路
にはトランジスタ１１０乃至１１３が含まれ、プロダク
ト・ライン６４乃至６７のラスタ１１０乃至１１３は内
部タイミング・パルスＣ２によって同時にイネーブルさ
れ、プロダクト・ライン６４乃至６７の各々を電圧レベ
ル＋Ｖからトランジスタ１１０乃至１１３の１つの導電
時の電圧降下分を減じた値にほぼ等しく予備充電する。

プロダクト・ライ／６４乃至６７の有効化回路はトラン
ジスタ１１４および１１５を含み、トラ７シスタ１１４
および１１５は、導電時、トランジスタ１００乃至１０
８−を接地する。トランジスタ１１４および１１５は正
の内部タイミング・パルスＣ３によって導電状態になる
。従って、プロダクト・ライン６４乃至６７はｃ３の間
有効化される。

例えば、プロダクト・ライン６４の有効化を考えると、
トランジスタ１００．１０１および１゜２のいずれかの
ゲート端子、がｃ３で高いレベル（予備充電されたレベ
ル）であれば、そのトランジスタおよびトランジスタ１
１４の導電によってプロダクト・ライン６４は低いレベ
ルに放電される。

エンハンスメント形ＦＥＴ　）ランジスタのゲート端子
が高いレベルのとき、このトランジスタは導電状態にな
る。それに対して、トランジスタ１゜Ｏ，１０１および
１ｏ２の各々のゲート端子が０３で低いレベルの場合に
は、これらのトランジスタは非導電状態のままであり、
プロダクト・ライン６４は放電されない。

プロダクト・ライン上の有効化された信号は、プロダク
ト・ラインに結合されているＡＮＤプレイ・トランジス
タのゲート端子に送られた入力信号のすべてのＮＯＨの
組合せを表わす。第７１および７２図で、プロダクト・
ライン６４上の有効化された信号の値は論理関係Ｎ＋ｑ
＋Ｘを表わす（１，２および３はビット１、ビット２お
よびビット６の入力信号をそれぞれ表わし、十記号はＯ
Ｒ機能を表わす）。これは論理関係“１・２・３”と等
価である（ドツト記号はＡＮＤ機能を表わす）。

従って、ビット１．２および３がコード・パターン゛１
．１１　”を有する場合、プロダクト・ライン６４上の
有効化された信号レベルは高いレベルである。ビット１
．２および６の中のどれかが０の値を有する場合には、
プロダクト・ライン６４上の有効化された信号レベルは
０（低い）レベルである。

プロダクト・ライン６５の論理関係はトフであり、プロ
ダクト・、ライン６６の論理関係は１である。また、プ
ロダクト・ライン６７の論理関係は１・２・３である。

従って、プロダクト・ライン６５の有効化された信号レ
ベルは、入力ビットのパターンが“１０Ｘ”の場合には
高いレベルであり、そうでない場合には低いレベルであ
る。°”Ｘ”は“ドントケア”状態を表わす。”ドント
ケア”はこの特定のビットの値が結果に影響しないこと
を意味し、第７１および７．２図に示すプロダクト・ラ
イン６５の場合には、入力ビツト３がプロダクト・ライ
ン６５上の有効化された信号値の決定に関与しないこと
を示す。

プロダクト・ライン６６上では、入力ビットのパターン
が“ＯＸＸ”の場合に、有効化された高い信号レベルが
生成される。プロダクト・ライン６７上では、入力ピッ
トのパターンが０１１”の場合に、有効化された高い信
号レベルが生成される。これらの入力ビツトのパターン
がいずれも存在しない場合には、プロダクト・ライン６
６および６７の各々はＣ６で低いレベルに放電される。

ＡＮＤアレイ６２に関連して重要なことは、入力ライン
８８の入力ビツト・パターンが、プロダクト・ライン６
４乃至６７のいずれが、もしあるとすれば、アクティブ
状態にされるかを決定するということである。例えば、
あるプロダクト・ラインのアクティブ状態が高いレベル
の状態であるものとすれば、入力ビツトのコードが、プ
ロダクト・ライン６４乃至６７のいずれが、もしあると
すれば、Ｃ３およびその直後の有効化の間に高いレベル
を保持しうるかを決定する。Ｃ３でプロダクト・うｊン
６４乃至６７上に確立された有効化ｆｌレベルは、プロ
ダクト・ライン６４乃至６７の次の予備充電★で有効で
ある。次の予備充電は後続するタイミング・パルスＣ２
が存在している間に行なわれる。

ＯＲアレイ６３はプロダクト・ライン６４乃至６７上の
有効化信号値に応答し、ＯＲアレイ６３の出力ライン７
４乃至７７上にマイクロワードのビット・パターンを生
成する。これはＯＲアレイ６３の適切な具体化によって
行なわれる。前記具体化は出力ライン７４乃至７７が接
地される回路を形成するそれぞれのトランジスタの位置
およびケート結合によって決定される。ＯＲ７＋／イ６
３を具体化するトランジスタとしてトランジスタ１１６
乃至１２１が示されている。第７１および７２図に示さ
れる特定の具体化パターンは単に説明上のものであり、
制御装ＴＩｔ１４のＰＬＡ２４乃至２９のいずれかによ
って生成されたマイクロワードと関連を有することを意
図するものではない。

また、予備充電および有効化（選択放電）のシーケンス
力Ｑ　ｌ（アレイ６３の出力ライン７４乃至７７で使用
されている。出力ライン７４乃至７７の予備充電回路は
トランジスタ１２２乃至１２５を宮み、これらのトラン
ジスタのソース端子はそれぞれ、出力ライン７４乃至７
７の各々に結合され、同シくトレイン端子は正電圧ソー
ス＋ｖに接続される。トランジスタ１２２乃至１２５の
ゲート端子は内部タイミング・パルスｃ３によって同時
にアクティブ化され、出力ライ／７４乃至７７の各々を
同時に予備充電する。出力ライン７４乃至７７の各々は
電圧レベル＋Ｖからトランジスタ１２２乃至１２５０１
つの導電時の電圧降下を減じた値にほぼ等しい電圧レベ
ルに予備充電される。

出力ライン７４乃至７７の有効化回路はトランジスタ１
２６および１２７を含む。トランジスタ１２６および１
２７はそれらのゲート端子に同時に現われる正のタイミ
ング・パルスＣ４によって同時に導電状態になる。トラ
ンジスタ１２６および１２７は導電中、トランジスタ１
１６乃至１２１に接地放電回路を与える。従って、例え
ば出力ライン７４で、トランジスタ１１６および１２０
のいずれかが０４で導電状態の場合、出力ライン７４は
前記導電中のトランジスタおよびトランジスタ１２６を
介して放電される。トランジスタ１１６および１２０の
いずれも導電状態ではない場合、出力ライン７４はＣ４
およびその直後において予備充電された高いレベルに保
持される。

出力ライン７４乃至７７の各々にある出力信号は、出力
ラインに接続されているＯＲアレイ・トランジスタのゲ
ート端子に供給される入力信号のＮＯＨの組合せを表わ
す。従って、例えば、出力ライン７４上の出力信号はト
ランジスタ１１６および１２０のゲート端子に供給され
た入力信号のＮＯＨの組合せを表わす。もちろん、これ
らの入力信号はそれぞれ、プロダクト・ライン６４およ
び６６上に現われる信号である。Ｃ４で出力ライン７４
乃至７７上に確立された有効化信号値は、次のタイミン
グ・パルスＣ３が現われるまで、出力ライン７４乃至７
７上に保持され、その時点で出力ライン７４乃至７７は
再び予備充電される。

出力ライン７４乃至７７はそれぞれ、第７１および１２
図で”ＰＬＡ出力バス”と表示された複数ラインの信号
バスのそれぞれのラインに出力バッファ１３０乃至１３
３を介して接続される。従つて、出力ライン７４は出力
バッファ１６０を介してＰＬＡ出力バスのビット１のラ
インに結合され、出力ライン７５は出力バッファ１３１
を介してＰＬＡ出力パスのビット２のラインに結合され
る。以下同様。出力バッファ１６０乃至１′５５の各々
は同じ内部構造を有する。出力バッファ１６０乃至１ろ
６はストローブ・ライン１３４を介して出力バッファ１
ろ０乃至１５′５の各々に供給されるＰＬＡ出カメカス
トロープルスによって同時にイネーブルされる。出力バ
ッファ１３０乃至１３３は、イネーブルされると、出力
ライン７４乃至７７上に現われる信号パターンに対応す
る信号パターンをＰＬＡ出力バス上に生成する。これら
の出力バッファの代表的な内部構造および動作について
は後に詳細に説明する。

第７１および７２図のＰＬＡの内部タイミング・パルス
Ｃ１、Ｃ２、Ｃ，３ｉびＣ４のタイミング関係は第８図
に示されている。これらはオーバラップしないパルスで
、Ｃ１パルスの後縁トＣ２パルスの前縁の間、Ｃ２パル
スの後縁とＣ３パルスの前縁の間、およびＣ３パルスの
後縁と０４パルスの前縁の間には、それぞれ小さなギャ
ップがある。Ｃ１乃至Ｃ４パルスの各々の期間は正のＡ
およびＢクロック・パルスの各々の期間と同じで、約５
０ナノ秒である。第８図に示すＣ１、Ｃ２、Ｃ６および
Ｃ４パルスのシーケンスは第６．１〜６゜６図のタイミ
ング図の下部に示すように反復実行される。第６．１〜
６．６図に示すように、１Ｐ乃至ＤＰのそれぞれのＰＬ
Ａに対するＣ１乃至Ｃ４シーケンスは〃いに時間的に変
位している。

第２表は内部タイミング、すなわちクロック・パルスＣ
１、Ｃ２、Ｃ６およびＣ４の各々によって与えられる内
部ＰＬＡ機能を示す。この表に示すように、オーバラッ
プしている予備充電および有効化シーケンスはＡＮＤア
レイ入カシカラインロダクトラインおよびＯＲアレイ出
力ラインに対して与えられる。これらの予備充電および
有効化７−ケンスはダイナミックＰＬＡを通じて゛デー
タ”を移動する。スタティックＰＬＡに比し、ダイナミ
ックＰＬＡの主要な利点は等制約なスタティックＰＬＡ
よりも電力消費がかなり少ないことである。

第５１および５．２図に示す制御装置１４のダイナ亨ツ
クＰＬＡ２４乃至２９の各々は、一般に第７１および７
２図に示すように、同じ内部構造である。前に説明した
ように第５１および５．２図の実際のＰＬＡ２４乃至２
９の各々は、第１１および７２図のＰＬＡに示すよりも
がなり多数の入力ライン（ＡＮＤアレイの）、プロダク
ト・ラインおより出力ライン（ＯＲアレイの）を有する
。それでも、第２表に示すオーバラップしている予備充
電および有効化シーケンスを使用する動作方法は同じで
ある。

第５．１および５，２図に示す制御装置１４で使用する
ため、第７１および７２図に示すよりなＰＬＡを構成す
る直裁の方法はＡＮＤアレイで、ＰＬＡへの特定の入力
ビットの各々がプロダクト・ラインの異なる１つをアク
ティブにするように、具体化トランジスタを位置決定し
、結合することである。出力ＯＲアレイにおける具体化
トランジスタは、与えられたプロダクト・ラインがアク
ティブ化されたとき、ＯＲアレイの出力ラインに正しい
マイクロワードのビット・パターンが生成されるように
、位置決定され、結合される。この方法による場合、個
々のプロダクト・ラインに沿った０−Ｒアレイのトラン
ジスタの存在および不在は、異するマイクロワードのビ
ット・パターンを与えるものとみなされ、ＡＮＤアレイ
によって特定のプロダクト・ラインをアクティブにする
ことは）ＯＲアレイの出力ラインに出力するためＯＲア
レイが定義するマイクロワードの特定の１つを選択する
ものとみなされる。従って、ＡＮＤアレイに対する各々
の入力ビット・コードは特定のプロダクト・ラインを選
択し、選択されたプロダクト・ラインによって特定のマ
イクロワードがＯＲアレイの出力に供給される。

実施例によっては、より複雑なＡＮＤアレイおよびＯＲ
アレイの具体化パターンを使用してプロダクト・ライン
の所要数を減少する、従ってＰＬＡの全体の大きさを減
少することができる。

［ＰＬＡ出力バス機構（第９図）の説明〕第９図はＰＬ
Ａ出力バス３６、’ＰＬＡ出力バツファ３２．３３およ
び３４、ならびにそれに接続されるＡ制御レジスタ機構
６５を詳細に示す。第９図に示す素子のすべては同じＩ
Ｃチップ上に形成される。第９図に示す機構は複数のダ
イナミックＰＬＡ２４．２６および２８からＯＲアレイ
の出力ライン１３５．１′５６および１ろ７の個々のセ
ットを複数ラインのＰＬＡ出力バス３６の同じバス・ラ
インのセット（ビット１〜Ｎ）に結合するＩＣ機構を含
む。ＰＬＡ出力バス６６のバス・ラインは複数ステージ
受領レジスタであるＬルジスタ３５ａの異なるステージ
の入力ラインに個々に接続される。

ＰＬＡ出力バツファ３２．３３および３４の各々は複数
の出力バッファ・ステージを含む。従って、ＰＬＡ出力
バッファ６２は複数のバッファ・ステージ１４０ａ〜１
４０ｎＸＰＬＡ、出力バッファ３３は複数のバッファ・
ステージ１４１ａ〜１４１ｎ、ＰＬＡ出力バツファ３４
は複数のバッファ・ステージ１４２ａ〜１４２ｎをそれ
ぞれ含む。

ＰＬＡ出力バス６６はバス・ライタ１４６ａ〜ｂスタ・
ステージ１４４ａ〜１４４ｎを含む。ＰＬＡ出力バツフ
ァ３２．３３および３４の各々のａ”バッファ・ステー
ジ１４０ａ、１４１ａおよヒ１４２　ａは同じ１つのＰ
ＬＡバス・ライン、すなわちａ”バス・ライ／１４３ａ
に結合されている。”　ａ″バスライン１４６ａはＬル
ジスタ３５ｍのレジスタ・ステージ１４４ａに結合され
ている。これらの接続関係はｂ”〜゛ｎ″のバッファ・
ステージについても同様であり、パｂ１〜“ｎ″のバス
・ラインは°′ｂ″〜“ｎ″のレジスタ・ステージに結
合される。

また、Ｌルジスタ３５ａはバス・ライン１４３ａ〜１４
３ｎの各々を最初のタイミング・パルスで予備充電する
予備充電回路を含む。すなわち、個々のレジスタ・ステ
ージ１４４ａ〜１４４ｎの各々はそれぞれ、バス・ライ
ン１４３ａ〜１４３ｎの対応するラインを予備充電する
予備充電回路を含む。こ扛らの個々の予備充電回路はＬ
ルジスタ３５ａに供給されるＢクロック・パルスによっ
て最初、すなわち予備充電のタイミング・パルスで同時
にアクティブ化さｎる。バス・ライン１４３　ａ　〜１
４３　ｎはＰＬＡ２４．２６および２８のいずわかの出
力ラインの有効化の前の期間に予備充電される。

与えられたＰＬＡの出力のバッファ・ステージは前記Ｐ
ＬＡのストローブ信号に応答し、２番目の期間に、出力
ラインが特定の２進値であるバス・ラインを放電する。

従って、例えば、第１サイクルＰＬＡ２４の出力のバッ
ファ・ステージ１４０８〜１４０ｎは前記ＰＬＡ２４の
ストローブ信号Ｓ１に応答し、出力ライン１６５ａ〜１
３５ｎが特定の２進値であるバス・ライン（ＰＬＡ出力
バス３６の）を、２番目の期間に放電する。バス・ライ
ン１４３ａ〜１４６ｎの選択放電はＡクロック・パルス
の間に行なわれる。この選択放電によって、第１サイク
ルＰＬＡ２４によって出力中のものと同じビット・パタ
ーンがＰＬＡ出力バス３６上に生成される。ＰＬＡ出力
バス３６上のビット・パターンは、バス・ライン１４３
ａ〜１４６ｎが選択放電される同じＡクロック・パルス
の間にＬルジスタ３５ａにロードされる。

バス・ライン１４６ａ〜１４６ｎはその後、レジスタ・
ステージ１４４８〜１４４ｎの各々にある個々の予備充
電回路に並列に供給される後続のＢクロック・パルスに
よって再び予備充電される。

これによって、ＰＬＡ出力バスろ６は次のＰＬＡすなわ
ちＡデコードＰＬＡ２６かもマイクロワード・ビット・
パターンを次のＡクロック・パルスの間に受取る。この
ように、ＰＬＡ出力パスでは予備充電と選択放電が連続
して行なわれる。

レジスタ・ステージ１４４ａ〜１４４ｎの個々の出力は
Ｌ２レジスタ３５ｂのレジスタ・ステージ１４５８〜１
４５ｎの対応する１つの入力にそれぞれ結合される。Ｂ
クロック・パルスがレジスタ・ステージ１４５ａ〜１４
５ｎの個々のロード制御端子に同時並列１（供給され、
Ｌルジスタ６５ａに駐在するマイクロワード・ビット・
ノくターンはＢクロック・パルスの間にＬ２レジスタ３
５ｂにロードされる。レジスタ・ステージ１４５ａ〜１
４５ｎの各々の真および補数の出力がＡデコーダ３７に
接続されている。例えば、レジスタ・ステージ１４５ａ
の真および補数の出力は出力ライン１４６および１４７
に現われる。

ＬｌおよびＬ２レジスタ５５ｍおよび３５ｂのステージ
の代表的な実施例は後で説明する。これらの実施例で、
Ｌルジスタ３５ａのステージはダイナミック・レジスタ
のステージで、Ｌ２レジスタ５５ｂのステージはスタテ
ィック・レジスタのステージである。

ＰＬＡ出力バス５６を構成するバス・ライン数は完全な
マイクロワード中のビット数に等しい。

例として、このビット数を６０とすれば、ＰＬＡ出力バ
ス３６は６０バス・フィンを有する。同様に、Ｌｌおよ
びＬ２レジスタ５５ｍおよび５５ｂの各々は６０のレジ
スタ・ステージを含み、それソ才１．のレジスタ・ステ
ージがＰＬＡ出力バス３６の各々のバス・ラインに対応
する。ＡおよびＣデコードＰＬＡ２６および２８の各々
は完全なマイクロワードを供給するように構成されてい
る。従って、ＰＬＡ２６ｓ−よび２８の各々は６０の出
力ラインを有し、ＰＬＡ出力バツファ３３および６４の
各々は６０のバッファ・ステージを含む。前に説明した
ように、第１サイクルＰＬＡ２４が完全なマイクロワー
ドを供給する必要はない。その代り、第１サイクルＰＬ
Ａ２４は、完全なマイクロワードの制御フィールドのい
くつかが省略されている部分的マイクロワードを供給す
る。従って、第１サイクルＰＬＡ２４に必要な出力ライ
ン数は６０よりも少なく、ＰＬＡ出力バツファ６２０バ
ッファ・ステージ数も６０よりも少ない。従って、ＰＬ
Ａ出力バス３６のバス・ラインのいくつかはＰＬＡ出力
バツファ５２から出力を受取らない。

例として、第１サイクルＰＬＡ２４は２０の出力ライン
を有することがあり、その場会、ＰＬ人出カバツファ５
２は２０のバッファ書ステージを有する。

６０ビツトを有する完全なマイクロワードの例は、マイ
クロワードを生成し、処理する装置の相対的な大きさの
感覚を与えることのみを意図するものであって、６Ｄと
いう数に特別の意味はなく、大きさの異なるマイクロワ
ードを異なるデータ・プロセッサで使用することは勿論
可能である。

本実施例では、ＰＬＡ出力バス６６に負の動作ロジック
が使用されている。言い換えれば、ＰＬＡのバス・ライ
ン上の低いレベル（放電されたレベル）が論理値“１“
を表わすのに使用され、高いレベル（予備光電されたレ
ベル）が論理値”０”を表わすのに使用されている。

第５．１および５．２図の他のＰＬＡ出力バス４４の出
力バス機構も、異なるＰＬＡクロック信号、異なるスト
ローブ信号および異なるＡおよびＢクロック信号がＰＬ
Ａ出力バス４４関連の対応する素子に供給される点を除
き、第９図に示すものと同じ構成である。前に説明した
ように、第２のＰＬＡ出力バス４４およびその関連バッ
ファおよびレジスタの動作は第１のＰＬＡ出力パス３６
の対応する素子の動作に対して位相がｉｓｏ’異なる。

〔出力バッファおよび制御レジスタ（第１０．１および
１０．２図）の説明〕 第１０．１および１０．２図では、第９図の出力バッフ
ァ・ステージの１つ、Ｌルジスタ・ステージの１つ□お
よびＬ２レジスタ・ステージの１つの内部構成が詳細に
示されている。特に、第１０．１および１０．２図でＬ
　Ｐ　Ｌ　Ａ出力バツファ３２のビット１のバッファ・
ステージ１４０ａ、Ｌｌレジスタ３５ａのビット１のレ
ジスタ・ステージ１４４ａ、およびＬ２レジスタ３５ｂ
のビット１のレジスタ・ステージ１４５ａの内部構成が
詳細に示されている。また、第１０．１および１０，２
図では、他の２つのＰＬＡ出力バツファ３！１および３
４のビット１のバッファ・ステージ１４１ａお工び１４
２ａがブロックで示され、ビット１のバス・ライン１４
３ａに結合されている。更に、第１０．１および１０．
２図では、第１サイクルＰＬＡ２４を経由する各種の可
能な”信号”経路の１つが詳細に示されている。第１サ
イクルＰＬＡ２４を経由するこの信号経路に関連する回
路素子には、対照のため、第７１および７２図のＰＬＡ
の対応する回路素子に使用されているものと同じ参照番
号が与えられている。第１サイクルＰＬＡ２４の代表的
な信号経路を示すことによって、ＰＬＡ内部タイミング
とバッファ・ステージ１４０ａ、レジスタ・ステージ１
４４ａおよび１４５ａのタイミングとを相関することが
できる。

第１０．１および１０，２図に示すように、バッファ・
ステージ１４０ａによって出力ライン１５５ａ（第１サ
イクルＰＬＡ２４内では参照番号７４で示されている）
がバス・ライン１４３ａで表わされる信号転送ラインに
結合される。バッファ・ステージ１４０ａは、ＩＣチッ
プ上に形成され、各々が第１および第２の電流端子と、
そのゲート端子で示されている制御端子を有する第１お
よび第２のトランジスタ１５０および１５１を含む。

第２のトランジスタ１５１の制御すなわちゲート端〜ｆ
は、第１サイクルＰＬＡ２４の出力ライン１３５ｍに接
続される。更に、バッファ・ステージ１４０ａはＩＣチ
ップ−Ｆに形成され、第１のトランジスタ１５０の第１
の電流端子（ドレイン端子）を第１の電圧供給点＋Ｖに
結合する回路導体を含む。また、これらの回路導体は第
１のトランジスタ１５０の第２の電流端子（ソース端子
）を第２のトランジスタ１５１の第１の電流端子（ドレ
イン端子）に結合する。更に、これらの回路導体は第２
のトランジスタ１５１の第２の電流端子（ソース端子）
を接地で示されている第２の電圧供給点に結合する。

更に、バッファ・ステージ１４０ａは、ＩＣチップ上に
形成され、各々が第１および第２の電流端子と、そのゲ
ート端子で示されている制御端子を有する第５′ｓ？よ
び第４のトランジスタ１５２および１５３を含む。また
、バッファ・ステージ１４０ａは、ＩＣチップ上に形成
され、第３のトランジスタ１５２の第１の電流端子（ド
レイン端子）をバス・ライン１４３ａで示されている信
号転送　”ラインに接続する回路導体を含む。更に、こ
れらの回路導体は第６のトランジスタ１５２の第２の電
流端子（ソース端子）を第４のトランジスタ１５３の第
１の電流端子（ドレイン端子）に結合する。また、これ
らの回路導体は第４のトランジスタ１５６の第２の電流
端子（ソース端子）を接地で示されている第２の電圧供
給点に結合する。

更に、バッファ・ステージ１４０ａはＩＣチップ上に形
成され、第３および第４のトランジスタ１５２および１
５３の一方の制御端子、この場合は第４のトランジスタ
１５６のゲート端子を、第１および第２のトランジスタ
１５０および１５１の接続へ１５４に結合する回路導体
を含む。また、バッファ・ステージ１４０ａはタイミン
グ・パルスを第１のトランジスタ１５０の制御（ゲート
）端子に供給する回路を含む。この回路は、第１サイク
ルＰＬＡ２４″の内部タイミング・パルスＣ４のソース
に結合されている導体１５５を含む。更に、バッファ・
ステージ１４０ａは、第３および第４のトランジスタ１
５２および１５３の他方の制御卸（ゲート）端子、この
場合は第３のトランジスタ１５２の制御（ゲート）端子
に、ストローブ・パルスを供給する回路を含む。この回
路は第１サイクルＰＬＡ２４のストローブ信号ラインＳ
１に結合されている導体１５６を含む。

レジスタ・ステージ１４４ａはダイナミック・レジスタ
・ステージである。レジスタ・ステージ１４４ａは、ド
レイン端子が導体１６１を介してバス・ライン１４３ａ
に結合され、ソース端子が導体１６２を介してレジスタ
・ステージ１４５ａの入力回路に結合されているバス・
トランジスタ（トランジスタ１６０）を含む。トランジ
スタ１６０は導体１６６を介してそのゲート端子圧供給
されるＡクロック・パルスによって定期的に導電状態に
なる。Ａクロック・パルスが存在しないとき、トランジ
スタ１６Ｄは非導電状態であり、導体１６２をバス・ラ
イン１４３ａから分離する。

トランジスタ１６０が非導電状態のとき、導体１６２の
固有容量は導体１６２上の信号値を記憶する作用がある
。従って、レジスタ・ステージ１４５ｍがロードされる
Ｂクロック・パルスの期間に、レジスタ・ステージ１４
５ａの入力回路に駆動信号が供給される。トランジスタ
１６０が導電状態のとき、導体１６２上の信号値はバス
・ライン１４６ａ上の信号値に追随する。バス・ライン
１４３ａの固有容量は導体１６２の固有容量よりもかな
り大きい。本発明の代表的な実施例では、バス・ライン
１４６ａのようなＰＬＡバス・ライン１ｄ５ｐＦ（ピコ
ファラットリのオーダの容量ヲ有し、導体１６２は０．
１５ｐＦのオーダの容量を有する。従って、バス・ライ
ン１４６ａの固有容量は導体１６２の固有容量の約３３
倍である。よって、トランジスタ１６０が導電状態のと
き、導体１６２はバス・ライン１４６ａの信号レベルの
変化に極めて迅速に応答できる。

バス・ライン１４３ａの固有容量は、ある点でレジスタ
・ステージ１４５ａに有効な記憶素子を提供する。特に
、クロック発生装置１５の動作が短かい期間停止した場
合、バス・ライン１４３　ｍ。

の固有容量はバス・ライン１４６ａ上の信号レベルを記
憶する作用があり、それによって、クロック発生装置１
５の動作が再開されたとき、バス・ライン１４３ａ上に
有効な信号値が依然として存在している。バス・ライン
１４６ａの固有容量は前記信号値のひどい劣化を伴なわ
ずに数ミリ秒の範囲内で信号値を保持できる。ＣＰＵの
クロック発生装置の瞬間的停止は、あるタイプのデータ
・プロセッサ、例えば主記憶装置のタイミング信号が別
個のクロック・ソースが得られるようなデータ・プロセ
ッサで発生することがある。

レジスタ・ステージ１４４ａに含まれたＰＬＡバス・ラ
イン予備充電回路は、ドレイン端子が電圧ソース＋Ｖに
結合され、ソース端子が導体１６１を介してバス・ライ
ン１４ろａに結合されているソース・ホロワ・トランジ
スタ（トランジスタ１６４）で示されている。トランジ
スタ１６４は、導体１６５を介してそのゲート端子に供
給されるＢクロック・ズル′スによって定期的に導電状
態になる。トランジスタ１６４が導電状態のとき、電圧
ソース＋Ｖによってバス・ライン１４３ａは高いレベル
（＋ｖから導電時のトランジスタ１６４の電圧降下を減
じた値にほぼ等しい）に充電される。Ｂクロック・パル
スが存在しないとき、トランジスタ１６４は非導電状態
であり、バス・ライン１４３ａは電圧ソース＋Ｖから分
離される。

トランジスタ１６４で示される予備充電回路はレジスタ
・ステージ１４４社内に所在する必要はなく、唯一の要
求事項は予備充電回路がバス・ライン１４３ａに結合さ
れることである。よりコンパクトなＩＣの場合には、予
備充電回路がＬルジスタ３５ａのレジスタ・ステージの
外に位置することがありうる。

レジスターステージ１４５ａはスタティック・レジスタ
・ステージである。レジスタ・ステージ１４５ａの中枢
はトランジスタ１７０．１７１．１７２および１７′５
を含む双安定回路である。トランジスタ１７１および１
７３のいずれか一方または他方が与えられた瞬間に導電
状態であり、導電状態にある特定の１つが、レジスタ・
ステージ１４５ａによって記憶されている２進値を表わ
すように作用する。前に説明したように、バス・ライン
１４６ａは負の動作ロジックを用いており、バス・ライ
ン１４３ａ上の低いレベルが論理値“１”を表わす。レ
ジスタ・ステージ１４５ａ７５ｆバス・ライン１４３ａ
からの論理値“１”を記憶している場合、トランジスタ
１７１が導電状態であり、トランジスタ１７３は非導電
状態である。これに対して、バス・ライン１４３ａから
の論理値“０”（高いレベル）を記憶している場合、ト
ランジスタ１７３が導電状態であり、トランジスタ１７
１は非導電状態である。

トランジスタ１７１および１７３はエンハンスメント形
ＭＯ８ＦＥＴ）ランジスタであり、トランジスタ１７０
および１７２はデプリーション形ＭＯ８ＦＥＴトランジ
スタである。デプリーション形トランジスタ１７０およ
び１７２０ソース端子は、それぞれのゲート端子に結合
され、所要のプルアップ動作を与える。トランジスタ１
７１のドレイン端子とトランジスタ１７５のゲート端子
の相互結合およびトランジスタ１７３のドレイン端子と
トランジスタ１７１のゲート端子の相互結合によって所
要の双安定動作が得られる。

レジスタ・ステージ１４４ａからの出力の導体１６２は
トランジスタ１７４および１７５から成るインバータ回
路の入力に結合される。トランジスタ１７４はデブリー
７ヨン形トランジスタであす、トランジスタ１７５はエ
ンハンスメント形トランジスタである。トランジスタ１
７４のソースはそのゲートに結合され、所要のプルアッ
プ動作が得られる。トランジスタ１７４および１７５の
接続点はトランジスタ１７６および１７７で形成するＮ
ＡＮＤ回路の第１の入力を駆動する。すなわち、この接
続点はトランジスタ１７６のゲート端子に結合される。

とのＮＡＮＤ回路の第２の入力はトランジスタ１７７の
ゲート端子で示されている。このゲート端子は導体１７
８を介してＢクロック・パルスのラインに結合され、レ
ジスタ・ステージ１４５ａのロードを制御する。また、
レジスタ・ステージ１４４ａの出力の導体１６２は。

トランジスタ１７９および１７７で形成するＮＡＮＤ回
路の第１の入力に結合され、このＮＡＮＯ端子であり、
導体１７８によってＢクロック・パルスのラインに接続
されている。

Ｂクロック・パルスを受取る導体１７８がアクティブ（
高いレベル）のとき、レジスタ・ステージ１４５ａはレ
ジスタ・ステージ１４４ａの出力の導体１６２に現われ
るのと同じ論理値にセットされ、この論理値はバス・ラ
イン１４３ａに現われる論理値と同じ値である。Ｂクロ
ック・パルスの導体１７８が非アクティブになると、こ
の論理値はレジスタ・ステージ１４５ａによって記憶さ
れる。

例えば、導体１６２が低い電圧レベル（論理値“１″）
にあるものとすれば、この低いレベルはトランジスタ１
７５で反転され、トランジスタ１７６のゲートに高い電
圧値を与える。同時に、導体１６２の低い電圧レベルは
トランジスタ１７９のゲート端子に供給される。導体１
７８が正のＢクロック・パルスが現われている間にアク
ティブになると、トランジスタ１７７は導電状態になり
、トランジスタ１７６はそのゲートの高いレベルによっ
て導電状態になる。これによって、接続点１８０からト
ランジスタ１７６および１７７を介して接地に至る電流
経路が形成され、接続点１８０は低い電圧レベルになる
。接続点１８０の低い電圧レベルによって、双安定回路
のトランジスタ１７ろは、それが導電状態であった場合
に、非導電状態になる。同時に、トランジスタ１７９は
そのゲートの低い電圧レベルによって非導電状態になる
。トランジスタ１７３および１７９がオフの状態になる
と、接続点１８１に高い電圧レベルが生じる。この高い
電圧レベルは双安定回路のトランジスタ１７１のゲート
に供給され、トランジスタ１７１は、導電状態でなかっ
た場合に、導電状態になる。

導体１７８上のＢクロック・パルスが終了すると、トラ
ンジスタ１７７は非導電状態になめ、双安定回路のトラ
ンジスタ１７１および１７３は、導体１６２上の信号に
よって影響されないように分離される。トランジスタ１
７７が非導電状態になる直前に存在していた論理状態は
双安定回路のトランジスタ１７１および１７３の相互結
合によって保持される。前記の例では、この論理値はバ
ス・ライン１４３ａ上の論理値”１”に対応し、トラン
ジスタ１７１の導電状態、トランジスタ１７６の非導電
状態によって表わされる。

同様に、導体１７８上にＢクロック・パルスが現われて
いる間に、導体１６２が高いレベル（バス・ライン１４
６ａ上の論理値“０”）であった場合、双安定回路のト
ランジスタ１７１および１７３はバス・ライン１４３ａ
の論理状態“０″を表わすようにセットされる。これは
トランジスタ１７３の導電状態、トランジスタ１７１の
非導電状態によって表わされる。

レジスタ・ステージ１４５＆の出力ライン１４６および
１４７はそれぞれ双安定回路の接続点１８１および１８
０に結合される。これらの出力ライン１４６および１４
７は第９図に示すようにＡデコーダ６７に結合される。

出力ライン１４６および１４７のどちらが１真”のライ
ンで、どちらが゛補数”のラインに指定されるかは、Ａ
デコーダ６７で正論理または負論理のいずれが使用され
るかによる。正論理が使用される場合には、Ａデコーダ
３７で、高いレベルが論理値“１′″を表わし、低いレ
ベルが論理値“０”を表わす。この場合・出力ライン１
４６が”真“のラインに指定され、出力ライン１４７が
”補数”のラインに指定される。勿論、これはバス・ラ
イン１４３ａで使用された論理と反対の論理を表わす。

次に、バッファ・ステージ１４０ａの動作について説明
する。第１サイクルＰＬＡ２４の内部タイミング・パル
スＣ３が現われている間、ＯＲアレイ６３の出力ライン
７４はトランジスタ１２２を介して無条件に高いレベル
に予備充電され、ノクツファ・ステージ１４０ａのトラ
ンジスタ１５１が導電状態になる。これによって、トラ
ンジスタ１５６はゲートが低いレベルになり、非導電状
態に保持される。同じＣ３の間にバス・ライン１４３ａ
はレジスタ中ステージ１４４ａのトランジスタ１６４を
介して高いレベルに予備充電される。

第１サイクルＰＬＡ２４の内部タイミング・パルスＣ４
が現われている間に、有効化回路のトランジスタ１２６
が導電状態になって出力ライン７４は有効化される。こ
のＣ４の間に、第１サイクルＰＬＡ２４のＡＮＤアレイ
６２からのプロダクト・ライン６４によって駆動される
ＯＲアレイ６３のトランジスタ１１６および１２０の状
態に応じて、出力ライン７４が低いレベルに放電を開始
することがある。トランジスタ１１６および１２０のど
ちらかが０４の間に導電状態である場合には、出力ライ
ン７４は放電され、そうでない場合には、出力ライン７
４は予備充電された高いレベルのままである。

出力ライン７４が０４で有効化されている間に、バッフ
ァ・ステージ１４０ａのトランジスタ１５０のゲートは
Ｃ４のパルスによってアクティブになる。タイミング・
パルスＣ４の最初でトランジスタ１５１は常に導電を開
始するから、トランジスタ１５３のゲートは常に低いレ
ベルで始まり、出力ライン７４が低いレベルに放電され
ない限り、低いレベルを保持する。これに関連して、ト
ランジスタ１５０および１５１は、両者が同時に導電状
態になり、第２のトランジスタ１５１がトランジスタ１
５３のゲート端子の電圧レベルを制御するように整置さ
れている。従って、出力ライン７４が０４の間に放電さ
れない場合、トランジスタ１５０および１５１０両者が
導電状態であっても、トランジスタ１５３は非導電状態
を保持する。これに対して、出力ライン７４がＣ４の間
に低いレベルに放電される場合、トランジスタ１５１１
ｄ非導電状態になり、トランジスタ１５３はゲートが高
いレベルになって導電状態になる。

第１サイクルＰＬＡ２４がＰＬＡ出力バス３６を駆動す
るように選択されている場合、ストローブ・パルスＳ１
が第１サイクルＰＬＡ２４を有効化する、はぼＣ４の間
に８１ストローブ・ラインを介してトランジスタ１５２
のゲート端子に供給される。゛はぼ”と表現するのは、
ＰＬＡ内部タイミング・パルスＣ４とストローブ・パル
スＳ１の間の調整ずれがありうるからである。また、ス
トローブ・パルスＳ１が現われている間にトランジスタ
１５３が導電状態（出力ライン７４が放！されて）であ
る場合、バス・ライン１４６ａは直列接続されたトラン
ジスタ１５２および１５３を介して接地され放電される
。これに対して、Ｃ４の間忙出カライン７４が高いレベ
ルにある場合、トランジスタ１５３は非導電状態のまま
で、このＣ４の間にストローブ・パルスｓ１が現われて
も、バｘ−ラ（ン１４３ａの放電は生じない。その場合
、バス・ライン１４６ａは予備充電された高い電位のま
まである。従って、いずれの場合にも、バス・ライン１
４５ａ上の有効化された信号レベルは出力ライン７４上
の有効化された信号レベルと同じである。出力ライン７
４が高いレベルであれば、バス−ライン１４３ａも高い
レベルである。

出力ライン７４が放電される場合、バス・ライン１４３
ａも放電される（もちろん、Ｃ４の間にストローブ・パ
ルスＳ１があるものとして）。

出力ライン７４を有効化するＣ４の間に現われるＡクロ
ック・パルスによって、バス・ライン１４３ａ上の信号
値はレジスタ・ステージ１４４ａにロードされる。この
ように、第１サイクルＰＬＡ　カストロープ・ノ（ルス
Ｓ１によって選択されているものとすれば、出力ライン
７４は有効化され、バッファ・ステージ１４０ａのトラ
ンジスタ１５０および１５１ならびにレジスタ・ステー
ジ１４４ａのトランジスタ１６０は同一のＣ４のタイミ
ング期間に導電状態になる。前に説明したように、バス
・ライン１４３ａは前の０３のタイミング期間に予備充
電される。

バッファ・ステージ１４０ａのトランジスタ１５１は常
に０４のタイミング期間の最初に導電状態ｉＣするから
、トランジスタ１５６のゲートは常に、出力？イン７４
が低いレベルに放電されるまで、低いレベルに保持され
る。これによって、Ｃ４の期間の最初にバス・ライン１
４３ａが誤って放電されることはない。また、これによ
って、ストローブ・パルスＳ１とタイミング・）：ｈス
ｃ４の間の調整ずれに対する・くソファ・ステージ１４
０ａの感受性がなくなる。２つの事象の発生、すなわち
ストローブ・ノくバスＳ１が出現し出力ライン７４が放
電するまで、バス・ライン１４６ａは影響を受けない。

このように、ノ（ソファ・ステージ１４０ａの構成は）
くス・ライン１４６ａの確実な出力を保証する。

ＰＬＡのバス・ラインの信号の有効化７５；２つの接地
されたソースＭＯ８ＦＥＴ装置、すなわちＭＯＳＦＥＴ
　トランジスタ１５２および１５３による純粋な容量記
憶素子（）（ス・ラインの固有容欧）の放電から成るの
で、このＰＬＡ／（ス結合機構は非常にすぐれた過渡動
作を提供する。この配夕１ｊは極めて高速な放電動作を
行なう。

更に、このｐＬＡ出力）（ス結合機構の利７点として、
バッファ・ステージ１４０ａの消費電力カニ最小になる
。１つには、出力ライン７４が低いレベルのとき、バッ
ファーステージ１４０ａでは直流電力は消費されない。

また、出力ライン７４力荒高いレベルのときでも、トラ
ンジスタ１５０のゲートにタイミング・）くバスＣ４が
現われる期間でのみバッファ・ステージ１４０ａで直流
電力カ；消費される。この期間は、タイミング・パルス
Ｃ４の期間が全期間の２５俤よりもいくらか少ないから
、せいぜい全期間の２５チよりもいくらか少ない。

制御装置１４ではこのようなバッファ・ステージが多数
１吏用されるから、消費電力の節減はかなり重要である
。

第５．１および５．２図に示すＰＬＡ出力バツファ３２
．３３．６４．４０．４１および４２の各々における１
固々のバッファ・ステージは、第１０．１および１０．
２図に示すバッファーステージ１４０ａと同じ構成であ
る。Ｌルジスタ５５ａおよび４３ａの各々における１固
々のレジスタ・ステージは第１０．１および１０．２図
に示すレジスタ・ステージ１４４ａと同じ構成である。

Ｌ２レジスタ３５ｂおよび４３ｂの各々における個々の
レジスタ・ステージは第１０．１および１０２図に示す
レジスタ・ステージ１４５ａと同じ構成である。

〔制御装置（第１１１および１１２図）の説明〕第１１
１および１１．２図では、本発明に従って構成されたマ
イクロワード制御システムすなわち制御装置のもう１つ
の実施例の機能ブロック図が示されている。第１１．１
および１１２図の制御装置は第１図のデータ・プロセッ
サの制御装置１４として使用することができる。第１１
．１および１１．２図の制御装置は第５．１および５．
２図の制御装置に比し、構成および動作は大体同じであ
るが、主要な相違は第１１．１および１１．２図の制御
装置はより多数のＰＬＡを使用していることである。

関連する相違点は下記の説明で示す。第１１．１および
１１，２図に示す構成のすべては、恐らくはクロック発
生装置１５の一部または全部を除いて、１つの同じＬＳ
Ｉチップ上に形成される。

第１１．１および１１．２図の制御装置は、ＰＬＡ機構
の第１および第２のセットを含み、各々のＰＬＡ機構は
実行されるプロセッサ命令に応答し、前記命令を実行す
るのに必要な少なくとも１つのマイクロワードを生成す
る。ＰＬＡ機構の第１のセットは第１サイクルＰＬＡ２
０１、有効アドレス・デコードＰＬＡ２０２および２０
３ならびに実行デコードＰＬＡ２０４および２０５を含
む。

簡略化のため、これらのＰＬＡはそれぞれ、頭字梧でＰ
ｌ、ＰＡＡＸＰＡＣ，ＰＸＡおよびｐｘｃと呼ばれるこ
とがある。ＰＬＡ機構の第２のセットは第２サイクルＰ
ＬＡ２０６、有効アドレス・デコードＰ　Ｌ　Ａ　２０
’　７および２０８ならびに実行デコードＰＬＡ２０９
および２１０を含む。同様に、これらのＰＬＡはそれぞ
れ頭字語でＰ２、ＰＡＢ、ＰＡＤＸＰＸＢおよびＰＸＤ
と呼ばれることがある。

これらのＰＬＡ２０１乃至２１０はダイナミックすなわ
ちクロックＰＬＡで、それぞれが第７１および７２図に
示されたＰＬＡと一般的に同じ構成であり、その内部動
作を制御する内部クロック・パルスＣ１、Ｃ２、Ｃ３お
よびＣ４を用いる。

更に、第１１．１および１１．２図の制御装置は第１お
よび第２０制＃機構を含み、それぞれがＰＬ八へ構の第
１および第２のセットからマイクロワードを受取り、各
々のマイクロワードに対し、データ・プロセッサの動作
を制御する少なくとも１つの制御点信号を生成する。第
１の制御機構はＡ−Ｌ１制御レジスタ２１１、Ａ−Ｌ２
制御レジス　　′り２１２およびＡデコーダ２１３を含
み、ＰＬＡ２０１乃至２０５の第１セツトから第１ＰＬ
Ａ出カパス２１４を介してマイクロワードを受取る。

第２の制御機構はＢ−Ｌ　１制御レジスタ２１５、Ｂ−
Ｌ２制御レジスタ２１６およびＢデコーダ２１７を含み
、ＰＬＡ２　Ｄ　６乃至２１ｏの第２のセットから第２
ＰＬＡ出力バス２１８を介してマイクロワードを受取る
。

また、第１１．１および１１２図の制御装置は第１のマ
ルチプレックス回路を含み、第１セツトのＰＬＡ２０ｉ
〜２０５の異なる１つから第１の制御機構（２１１〜２
１３）へマイクロワードを１回に１つ転送する。第１の
マルチプレックス回路は複数の選択動作可能な出力バッ
ファとして動作するゲート群２２１〜２２５を含み、そ
れぞれのＰＬＡ２０１乃至２０５の出力を第１ＰＬＡ出
力バス２１４を介してＡ−Ｌ１制御レジスタ２１１０入
力に個々に結合する。これらのバックアナなわちゲート
群２２１〜２２５は、Ａデコーダ２１３の出力から得ら
れたＰＬＡストローブｓ１、ｓＡＡ、５ＡＣＸＳＸＡお
よびＳＸＣのそれぞれによって選択、イネーブルされる
。ストローブ信号ラインｓｉ、ＳＡＡ、、ＳＡＣ，ＳＸ
Ａお！びｓｘＣの中の１つだけが与えられたマイクロワ
ード・サイクルの間にアクティブ化される。アクティブ
化される特定のストローブ・ラインはＡ−Ｌ２制御レジ
スタ２１２に駐在するマイクロワードのＰＬＡストロー
ブ・フィールドのコーディングによって決定される。

更に、第１１，１および１１．２図の制御装置は第２の
マルチプレックス回路を含み、第２セツトのＰＬＡ２０
６〜２１０の異なる１つから第２の制御機構（２１５〜
２１７）へマイクロワードを１回に１つ転送する。第２
のマルチプレックス回路は複数の選択動作可能な出力バ
ッファとして動作するゲート群２２６〜２６０を含み、
それぞれのＰＬＡ２０６〜２１０の出力を第２ＰＬＡ出
力バス２１８を介してＢ−Ｌ１制御レジスタ２１５の入
力に個々に結合する。これらのバッファすなわちゲート
群２２６〜２３０は、Ｂデコーダ２１７の出力から得ら
れたＰＬＡ出カストローブｓ２．５ＡＢＳ　ＳＡＤ、Ｓ
ＸＢお、！：び５ＸＤｆ７）それぞれによって選択、イ
ネーブルされる。ストローブ信号ラインＳ２．５ＡＢＸ
ＳＡＤ、ＳＸＢおよびＳＸＤの中の１つだけが与えられ
たマイクロワード・サイクルの間にアクティブ化される
。アクティブ化される特定のストローブ・ラインは、そ
の特定の制御サイクルでＢ−Ｌ２制御レジスタ２１６に
駐在するマイクロワードのＰＬＡストローブ・フィール
ドのコーディングによって決定される。

更に、第１１．１および１１．２図の制御システムは第
３のマルチプレックス回路を含み、第１制御機構（２１
１〜２１５）によって生成された制御点信号を、第２制
御機構（２１５〜２１７）によって生成された制御点信
号とインタリープし、それによってこれらの２つの制御
機構はデータ・プロセッサの動作の制御を交互に行なう
ことができる。第３のマルチプレックス回路はＡデコー
ダに対する複数ステージのＡゲート群２３１およびＢデ
コーダ２１７に対する複数ステージのＢゲート群２３２
を含む。Ａゲート群２３１はクロック発生装置１５から
の正のＡクロック・パルスによって周期的にイネーブル
され、Ｂゲート群２３２はクロック発生装置１５がらの
正のＢクロック・パルスによって周期的にイネーブルさ
れる。従って、Ａデコーダ２１６からの制御点信号はＡ
クロック・パルスの期間にデータ・プロセッサを制御し
、Ｂｙ’コ−１−２１７からの制御点信号はＢクロック
・パルスの期間（（データ・プロセッサを制御する。

このように、２つのデコーダ２１３および２１７からの
制御点信号はデータ・プロセッサを交互に制御するよう
にインタリープされる。

第５１および５．２図の実施例のように、第１および第
２サイクルＰＬＡ２０１および２ｏ６は第１図のデータ
・プロセッサの命令レジスタ２ｏから直接に駆動される
ので、新しいプロセッサ命令に極めて迅沫に応答できる
。これに対して、４つの有効アドレス・デコードＰＬＡ
２０２．２０３．２０７および２０日は、有効アドレス
・エンコードＰＬＡ２３３およびレジスタ２３４を介し
て、プロセッサ命令に従属する入力を受取る。簡略化の
ため、有効アドレス・エンコー）”ＰＬＡ２３３はスタ
ティックＰＬＡであるものとする。バス２１を介して受
取ったプロセッサ命令に応答して、有効アドレス・エン
コードＰＬＡ２３３は、バス２１を介して有効アドレス
・エンコー）”ＰＬＡ２６乙の入力に供給された、プロ
セッサ命令が有するよりも少ないビット数を有する命令
識別（ＩＤ）番号を生成する。この命令ＩＤ番号はＢデ
コーダ２１７の出力から適当な瞬間に得られた再開始パ
ルスＳＯによってレジスタ２６４にロードされる。

レジスタ２６４の命令ＩＤ番号は、有効アドレス・デコ
ードＰＬＡ２０２．２０３．２０７および２０８の各々
にあるＡＮＤアレイ部分の入力の第１のセットに並列に
供給°される。

有効アドレス・シーケンス・カウンタ２６５およびレジ
スタ２３６は有効アドレス・デコードＰＬＡ２０２．２
０６．２０７および２０８のＡＮＤアレイ部分の入力の
第２のセットに番号信号のシーケンスヲ供給する。有効
アドレス・シーケンス・カウンタ２６５はレジスタ２３
４に加えられた同じ再開始パルスＳＯによって０にリセ
ットされる。有効アドレス・デコードＰＬＡから必要と
されるマイクロワード数に応じて、有効アドレス・シー
ケンス・カウンタ２３５はＢデコーダ２１７から得られ
たストローブ・パルスＳＡＢによって１回またはそれよ
りも多くの回にわたって増分される。有効アドレス・シ
ーケンス・カウンタ２６５のシーケンス・カウント値は
有効アドレス・デコードＰＬＡ２０２および２０７の入
力の第２のセットに直接供給され、他の２つの有効アド
レス・デコードＰＬＡ２０３および２０８の入力の第２
のセットに対しては、レジスタ２３６を介して供給され
る。レジスタ２３６は再開始パルスＳＯによって０にリ
セットされ、Ａデコーダ２１５から得られたストローブ
・パルスＳＡＣによって有効アドレス・シーケンス・カ
ウンタ２３５からのシーケンス・カウント値がレジスタ
２３６にロードされる。

４つの実行デコードＰＬＡ２０４．２０５．２０９およ
び２１０は同様に、実行エンコードＰＬＡ２３７および
実行シーケンス・カウンタ２３８によって駆動される。

実行エンコードＰＬＡ２３７によって命令ＩＤ番号が生
成され、再開始パルスＳＯによってレジスタ２６９にロ
ードされる。

この命令ＩＤ番号は実行デコードＰＬＡ２０４．２０５
．２０９および２１０の各々の第１の入力に供給される
。実行シーケンス・カウンタ２３８は再開始パルスＳＯ
によって０にリセットされ、Ｂデコーダ２１７から得ら
れるストローブ・パルスＳＸＨによって１回またはそれ
よりも多くの回にわたって増分される。実行シーケンス
・カウンタ２６８のシーケンス・カウント値は実行デコ
ードＰＬＡ２０４および２０９の第２の入力に直接に供
給されるとともに、レジスタ２４０を介して他の２つの
実行デコードＰＬＡ２０５および２１０の第２の入力に
供給される。本実施例においてモ、実行エンコードＰＬ
Ａ２３７はスタテイ−ツクＰＬＡであるものとする。

それぞれのダイナミックＰＬＡ２０１〜２１０の各々の
内部タイミング・ノ（ルスＣ１、Ｃ２、Ｃ３およびＣ４
はＰＬＡクロック壷ロジック２４２で生成されたＰＬＡ
クロック信号ＰＣ１〜ＰＣＩ６から得られる。ＰＬＡク
ロック信号ＰＣ１〜ＰＣ１６の中の特定の４つの信号か
ら成るセットが第３表に示すようにＰＬＡ２０１〜２１
０の各々に供給される。第６表で、例えば、第１サイク
ルＰＬＡ（Ｐｌ）はＰＬＡクロック信号ｐｃｉ〜ＰＣ４
を受取る。ＰＬＡクロック信号ＰＣＩ乃至ＰＣ４はそれ
ぞれ、Ｐｌで必要な内部タイミング信号Ｃ１乃至Ｃ４を
供給する。

ＰＬＡクロック・ロジック２４２は各種のＰＬ人出カス
トローブＳ１、Ｓ２、ＳＡＡ、ＳＡＢ。

ＳＡＣ，Ｓ、ＡＤ、ＳＥＡ、ＳＸＢ、ＳＸＣお！びし７
□１ ＳＸＤｅ人力信号として受取り、更に、クロック発生装
置１５からの正のＡおよびＢクロック・ノ（・ルスなら
びにＢデコーダ２１７からの再開始）（ルスＳＯを入力
信号として受取る。ＰＬＡクロック・ロジック２４２は
これらの入力信号を使用する各種の組合せ論理回路を含
み、ＰＬＡクロック信号ＰＣ１〜ＰＣＩ６を生成する。

ＰＬＡクロック信号ＰＣ１〜ＰＣ１６の各々を生成する
ＰＬＡクロック・ロジック２４２の内部における組合せ
論理が第４表に示されている。第４表で、゛ドツト“記
号はＡＮＤを表わし、“＋”記２号はＯＲを表わす。第
１１．１′ｊ？よび１１．２図の実施例のＰＬＡクロッ
ク信号ＰＣ１〜ＰＣ９は第５．１および５．２図の実施
例のＰＬＡクロック信号ＰＣ１〜ＰＣ９の生成と同様の
方法で生成される。

第１２図は第１図の命令レジスタ２０に駐在するプロセ
ッサ命令の各々に対し、第１１，１および１１．２図の
制御装置で生成される制御ワードすなわちマイクロワー
ド・シーケンスの全体の姿ヲ表わす。第１２図における
各々のブロックはマイクロワードを表わす。ブロック内
の頭字語はそのマイクロワードが得られたＰＬＡ２０１
乃至２１０の特定の１つの頭字語と一致する。各々のプ
ロセッサ命令の第１および第２のマイクロワードＰ１お
よびＰ２はそれぞれ、第１および第２サイクルＰＬＡ２
０１および２０６によって与えられる。その後のマイク
ロワードＰＡＡＸＰＡＢ、ＰＡＣ１ＰＡＩ）、ＰＡＡＸ
ＰＡＢ、・・・・は有効アドレス・デコードＰＬＡ２０
２．２０３．２０７および２０９によって与えられる。

一般に、有効アドレス・マイクロワードは操作される単
数または複数のオペランドに対する有効アドレスの計算
を実行し、前記オペランドを主記憶装置１２から取出す
のに２使用される。

有効アドレスを計重するマイクロワード・シーケンスの
完了に続いて、実行デコードＰＬＡ２０４．２０５．２
Ｄ９ｓ？よび２１０が動作し、＠実行”マイクロワード
ＰＸＡ、ＰＸＢ、ＰＸＣ１ＰＸＤ、ＰＸＡ、ＰＸＢ、・
・・・のシーケンスを生成する。これらのマイクロワー
ドは一般に、プロセッサ命令を“実行”する、言い換え
れば所要のオペランドの操作すなわちプロセッサ命令に
よって要求された操作を実行するように作用する。オペ
ランド操作後、最後のいくつかの“実行”マイクロワー
ドが段取り作業を実行するのに使用されることがある。

段取り作業は全マイクロワード・シーケンスを完了し、
次のプロセッサ命令に備えるのに実施を必要とすること
がある。

一般に、シーケンス全体の有効アドレス部分の正確なマ
イクロワード数はプロセッサ命令ごとに異なる。同様に
、シーケンス全体の実行部分の正確なマイクロワード数
もプロセッサ命令ごとに異なる。有効アドレス・セグメ
ントのＡデコーダ２″１６を駆動する最後のマイクロワ
ード、第１２図ではマイクロワード２４５はＰＬＡスト
ローブＳＸＡを生成し、Ａデコーダ２１′５の次のマイ
クロワードのソースであるＰＸＡ（実行デコードＰＬＡ
２０４）を選択する。同様に、有効アドレス・セグメン
トのＢデコーダ２１７を駆動゛する最後のマイクロワー
ド、第１２図ではマイクロワード２４６はＰＬＡストロ
ーブＳＸＢを生成し、Ｂデコーダ２１７に次のマイクロ
ワードを供給するＰＸＢ（実行デコードＰＬＡ２０９）
を選択する。これによって、マイクロワード・シーケン
スの有効アドレス・セグメントから実行セグメントヘノ
切換が行にわれる。その後、実行セグメントの最後の２
つのマイクロワードまでは、各々の実行デコードＰＬＡ
からのマイクロワードはＰＬＡストローブを生成し、生
成されたＰＬＡストローブはそれぞれの制御レジスタｐ
よびデコーダ機構に対してマイクロワードを供給する次
の実行デコードＰＬＡを選択する。実行セグメントの最
後のＡデコーダ・マイクロワード、第１２図ではマイク
ロワード２４７はＰＬＡストローブＳ１を生成し、Ｐｌ
（第１サイクルＰＬＡ２０１）を選択する。同様に、実
行セグメントの最後のＢデコーダ・マイクロワード、第
１２図ではマイクロワード２４８はＰＬＡストローブＳ
２を生成し、Ｐ２（第２サイクルＰＬＡ２０６）を選択
する。このように、現在のプロセッサ命令の最後の２つ
のマイクロワードが、次に実行されるプロセッサ命令の
最初の２つのマイクロワードのソースを選択スる。

有効アドレス・マイクロワードと実行マイクロワードに
よって与えられたプロセッサ制御動作の間の差異は極立
ったものではない。例えば、あるプロセッサ命令におい
て、有効アドレスを計算するマイクロワードのあるもの
は実際には実行機能と分類する方がより適切な機能を実
行することがある。他のケースでは、実行マイクロワー
ドのあるものは有効アドレス機能と分類する方がより適
切な機能を実行することがある。厳密な機能分類を固守
しないのは、アドレスおよび実行デコードＰＬＡのすべ
てが大体同じ物理的な大きさを有するようにマイクロワ
ードを均一に分布するためである。これによって、これ
らのＰＬＡのどれをとっても、大きさが他のＰＬＡより
もずっと大きくなることはない。

朔＃Ｉ身の浄書（内容に変更ＱＣ）　（’；１ｔｚｔ’
ｆ−＄ｔｚ“東２第２表 第６表 第　　　４　　　表

【図面の簡単な説明】

第１図は本発明に従って構成されたマイクロワード制御
システムが使用されるディジタル・データ・プロセッサ
の機能ブロック図、 第２図は第１図のデータ・プロセッサの動作を説明する
のに用いられるタイミング図、第６図は本発明に従って
構成され、かつ第１図のデータ・プロセッサの制御装置
を与えるのに使用されることがあるマイクロワード制御
システムの第１の実施例の機能ブロック図、 第４図は第６図の制御装置の動作を説明するのに用いら
れろタイミング図、 第５図は第５１および５２図の配置を示す図、第５１お
よび５．２図は本発明に従って構成され、かつ第１図の
データ・プロセッサの制御装置を与えるのに使用される
ことがあるマイクロワード制（財）システムの第２の実
施例の機能ブロック図、第６１乃至６．６図は第５．１
および５．２図の制御装置の動作を説明するのに使用さ
れるタイミング図、 第７図は第７１および７２図の配置を示す図、第７１お
よび７２図は第５．１および５２図のダイナミックＰＬ
Ａの各々の代表的な構成形式の詳細を示す図、 第８図は第７１および７２図に示すＰＬＡの動作を説明
するのに用いられろタイミング図、第９図は第５１およ
び５２図の制御装置の部分のＰＬＡ出力バツファ、ＰＬ
Ａ出力バスおよび制御レジスタの詳細を示す図、 第１０図は第１０．１および１０．２図の配置を示す図
、 第１０．１および１０．２図は第９図のＰＬＡ出カバソ
ファ・ステージの１つ、Ｌ１制御レジスタ・ステージの
１つおよびＬ２制御レジスタ・ステージの１つの代表的
な構成形式の詳細を示す図、第１１図は第１１．１およ
び１１．２図の配置を示す図、 第１１１および１１２図は本発明に従って構成され、か
つ第１図のデータ・プロセッサの制御装置を与えるのに
使用されることがあるマイクロワ−ド制御システムの第
３の実施例の機能ブロック図、 第１２図は第１１１および１１２図の制御装置の代表的
なマイクロワード・シーケンスのタイミング図である。 １０・・・・データ・プロセッサ、１１・・・・データ
・フロー装置、１２・・・・主記憶装置、１６・・・・
■１０装置、１４・・・・制御装置、１５．１５ａ・・
・・クロック発生装置、１６．１７．１８・・・・制御
ライン、１９・・・・Ｉ１０バス、２［ｌ・・・・命令
レジスタ、２１・・・・バス、２２・・・・制御ライン
、２４・・・・第１サイクルＰＬＡ、２５・・・・第２
サイクルＰＬＡ、２６・・・・ＡデコードＰＬＡ、２７
・・・・ＢデコードＰＬＡ、２８・・・・ＣデコードＰ
ＬＡ、２９・・・・ＤデコードＰＬＡ、３０・・・・Ａ
ゲート群、３１・・・・Ｂゲート群、６２．６３．３４
・・・・ＰＬＡ出カバソファ、５５・・・・Ａ制御レジ
スタ機構、３５ａ・・・・トランジスタ、３５ｂ・・・
・トランジスタ、３６・・・・ＰＬＡ出力バス、３７・
・・・Ａデコーダ、４０．４１．４２・・・・ＰＬＡ出
力バッファ、４ろ・・・・Ｂ制御レジスタ機構、４３ａ
・・・・トランジスタ、４３ｂ・・・・トランジスタ、
４４・・・・ＰＬＡ出カバカバス５・・・・Ｂデコーダ
、４６・・・・制御ライン群、４７．４８・・・・制御
点ライン、４９・・・・共有制御点ライン、５０．５１
・・・・制御点ライン、５２．５３・・・・複数ライン
・バス、５４・・・・制御点ｌｌｙイン、５５・・・・
エンコードＰＬＡ、５６・・・・バス、５７・・・・シ
ーケンス・カウンタ、５８．５９・・・・バッファ・レ
ジスタ、６０・・・・ＰＬＡクロック・ロジック機構、
６１・・・・出力バス、６２・・・・ＡＮＤアレイ、６
３・・・・ＯＲアレイ、６４．６５．６６．６７・・・
・プロダクト・ライン、６８．６９．７０．７１．７２
．７３・・・・入力ライン、７４．７５．７６．７７・
・・・出力ライン、８０．８１．８２．８３．８４．８
５・・・・トランジスタ、８６・・・・ビット分割回路
、８７・・・・有効化回路、８８・・・・入力ライン、
８９．９０．９１・・・・インバータ、９２．９６・・
・・出力ライン、９４．９５．９６．９７・・・・トラ
ンジスタ、１００．１０１．１０２．１０３．１０４．
１０５．１０６．１０７．１０８・・・・トランジスタ
、１１０．１１１．１１２．１１６・・・・トランジス
タ、１１４．１１５・・・・トランジスタ、１１６．１
１７．１１８．１１９．１２０．１２１・・・・トラン
ジスタ、１２２．１２３．１２４．１２５・川トランジ
スタ、１２６．１２７・・・・トランジスタ、１３０，
１３１．１３２．１３３・印出カバソファ、１３４・・
・・ストローブ・ライン、１３５．１６６．１３７・・
・・出力ライン、１３５ａ〜１３５ｎ・印出カライン、
１４０ａ〜１４０ｎ・・・・バッファ・ステージ、１４
１ａ〜１４１ｎ・川バッファ・ステージ、１４２ａ〜１
４２ｎ・川バッファ・ステージ、１４３ａ〜１４６ｎ・
・・・バス・ライン、１４４ａ〜１４４ｎ・・・・レジ
スタ・ステージ、１４５　ａ〜１４５ｎ・・・・レジス
タ・ステージ、１４６．１４７・・・・出力ライン、１
５０，１５１．１５２．１５６・・・・トランジスタ、
１５４・用接続点、１５５．１５６・・・・導体、１６
ｏ・・・・トランジスタ、１６１．１６２．１６６・・
・・導体、１６４・・・・トランジスタ、１６５・・・
・導体、１７０，１７１．１７２．１７３・・・・トラ
ンジスタ、１７４．１７５・・・・トランジスタ、１７
６．１７７・・・・トランジスタ、１７８・・・・導体
、１７９・・・・トランジス−タ、１８０．１８１・・
・・接続点、２０１・・・・第１サイクルＰＬＡ、２０
２．２０３・・・・有効アドレス・デコードＰＬＡ、２
０４．２０５・・・・実行デコードＰＬＡ、２０６・・
・・第２サイクルＰＬＡ、２０７．２０８・・・・有効
アドレス・デコードＰＬＡ、２０９．２１０・・・・実
行デコードＰＬＡ、２１１・・・・Ａ−Ｌ１制御レジス
タ、２１２・・・・Ａ−Ｌ２制御レジスタ、２１３・・
・・Ａデコーダ、２１４・・・・第１　ＰＬＡ出力バス
、２１５・・・・Ｂ−Ｌ１制御レジスタ、２１６・・・
・Ｂ−Ｌ２制御レジスタ、２１７・・・・Ｂデコーダ、
２１８・・・・第２ＰＬＡ出力バス・２２１〜２２５・
・・・ゲート群、２２６〜２６０・・・・ゲート群、２
３１−−−・Ａゲート群、２３２・・・・Ｂゲート群、
２３３・・・・有効アドレス・エンコードＰＬＡ、２３
４・・・・レジスタ、２６５・；・・有効アドレス・シ
ーケンス・カウンタ、２６６、・・・レジスタ、２３７
・・・・実行エフ　ニア　−）”　Ｐ　Ｌ　Ａ　％２６
８・・・・実行シーケンス・カウンタ１２５９゜２４０
・・・・レジスタ、２４２・・・・ＰＬＡクロック・ロ
ジック、３００・・・・制御装置、３０１・・・・ＰＬ
Ａ（Ａｌ、５０２・・・・Ｐ　Ｌ　Ａ　（Ｂｌ、６０３
・・・・ＰＬＡ（Ｃ）、′５０４・・・・Ｐ　Ｌ　Ａ　
（ＤＪ、３０５・・・・ＯＰコード・レジスタ、３０６
・・・・カウント・レジスタ（Ａｔ。 ３０７・・・・カウント・レジスタ（Ｂ）、３゛０８・
・・・カウント・レジスタ（Ｃ１，３０９・・・・カウ
ント・レジスタ（Ｄｌ、３１０・・・・Ｌ１制御レジス
タ、３１１・・・・Ｌ２制御卸レジスタ、６１２・・・
・デコーダ、３１３・・・・ゲート群、３１４・・・・
ＰＬＡ出力バス、６１５．３１６．６１７．３１８・・
・・出力バッファ。 出願人　　インターナンヨナル・ビジネス・マシーンズ
・コーポレーション代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名） 第１頁の続き ０発　明　者　ジョセフ・シー・ローデス・ジュニア アメリカ合衆国フロリダ州ポカ ・ラドン・サウスウエスト・シ ツクスス・ストリート２２６０６番 地 ０発　明　者　ウニイン・アール・クラフトアメリカ合
衆国フロリダ州コー ラル・スプリングス・ノースウ ェスト・フォーティスリー・コ ーｌ−１０７２０番地 ０発　明　者　ウィリアム・エル・スタール・ジュニア アメリカ合衆国フロリダ州コー ラル・スプリングス・ノースウ ェスト・フォーティファースト ・ストリート１１１９０番地 手　　続　　補　　正　　書　　（方式）％式％ １、事件の表示 昭和５８年　特許願　第１３８６５　　号２、発明の名
称 マイクロワード制御装置 ＆補正をする者 事件との関係　　特許出願人 住　所　アメリカ合衆国１０５０４、ニューヨーク州ア
ーモンク（番地なし） ４、代理人 住　所　郵便番号　１０６ 東京都港区六本木−丁目４番５４号 第２１森ビル 日本アイ・ビー・エム株式会社内 ６、補正の対象 明細書 Ｚ　補正の内容 本願明細書第１２１頁から第１２４頁を別紙のとおり補
正する。 ３７７一

Claims (1)

1. 【特許請求の範囲】 マイクロワードのシーケンスを用いて各々のプロセッサ
   命令の実行を制御するマイクロプログラム式データ・プ
   ロセッサにおいて、 実行されるプロセッサ命令に応答してプロセッサ命令の
   実行に必要なマイクロワードの夫々を個々に生成する複
   数のプログラマブル・ロジック・アレイ機構と、 データ・プロセッサの動作を制御するマイクロワードに
   応答する制御回路と、 異なる期間にプログラマブル・ロジック・アレイ機構の
   夫々から制御回路へマイクロワードを供給するマルチプ
   レックス回路と、 を含むことを特徴とするマイクロワード制御装置。