JPH0454254B2 - - Google Patents

Description

【発明の詳細な説明】

〔本発明の技術的分野〕 本発明は各々のプロセツサ命令の実行を制御す
るのにマイクロワードのシーケンスを用いるマイ
クロプログラム式データ・プロセツサおよびデイ
ジタル・コンピユータで使用するマイクロワード
制御システムに係る。本発明はLSIチツプ上に主
要な回路部分を形成するデータ・プロセツサおよ
びデイジタル・コンピユータにおいて特に有用で
ある。 〔本発明の技術的背景〕 マイクロプログラム式デイジタル・コンピユー
タまたはデータ・プロセツサにおいて、使用者ソ
フトウエア・プログラムから得られたプロセツサ
命令を実行するのに必要な内部プロセツサ制御動
作を与える内部記憶装置からマイクロワードが読
出される。マイクロワードは１回に１つ内部記憶
装置から読出されて制御レジスタに送られる。
各々のマイクロワードは複数の２進ビツトから成
り、その１部または全部が複数ビツトの制御グル
ープすなわち制御フイールドを構成することがあ
る。制御レジスタがデコーダ機構を駆動して基本
的な制御点信号が生成され、データ・プロセツサ
内にある各種のデータ・フロー・ゲートおよびデ
ータ操作機構が制御される。各々のマイクロワー
ドはデータ・プロセツサの内部動作を１マイクロ
ワード・サイクルで制御する。１プロセツサ命令
を実行するのに通常、いくつかのマイクロワード
が必要である。あるプロセツサ命令は、その命令
の実行を完了するのに、数マイクロワードを必要
とするだけであるが、他のプロセツサ命令は多数
のマイクロワードを必要とする。 マイクロプログラム式データ・プロセツサの一
例は米国特許第4173041号に記載されており、そ
れに示されているように、マイクロワードは“制
御記憶”と呼ばれる別個の記憶の中に置かれる
か、またはプロセツサ主記憶装置におけるマイク
ロワード専用に指定された部分の中に置かれる。
別個の記憶装置の場合、これらの記憶装置は読
取／書込型または読取専用型のいずれかである。
より小さいデータ・プロセツサでは、いわゆる読
取専用記憶（ROM）にマイクロワードを記憶す
るのが最近の傾向である。いずれにしても、最近
ではランダム・アクセス型のマイクロワード記憶
装置が使用され、それには記憶装置内のいずれか
の希望する１つの記憶位置をアドレス指定する通
例のアドレス指定回路が含まれている。 また、LSIチツプ上にマイクロワード制御記憶
部分を含めてデータ・プロセツサの主要回路部分
を形成するのが最近の傾向である。それによつ
て、単一のICチツプ上に与えるデータ処理機能
数が増大され、単一のチツプ上に完全なデータ・
プロセツサすなわちデイジタル・コンピユータを
形成するという究極的な目標に近づく。現在、単
一のチツプ上に最大数の回路を組込む最良の技術
は、いわゆるMOSFET（MOS形電界効果トラン
ジスタ）技術であり、それによつてICチツプ上
に極めて高密度の回路が得られる。ところが、
MOSFET回路の動作速度は、例えば、いわゆる
バイポーラICのような他のIC技術によつて形成
された回路の動作速度よりも幾分遅い。従つて、
MOSFET回路を使用するデータ・プロセツサの
動作速度を増大する方法を発見することが望まし
い。これはデータ・プロセツサのマイクロワード
制御記憶部分について、それがデータ・プロセツ
サの他の部分の基本的な制御信号を与えることか
ら、特に望ましい。 〔本発明の概要〕 本発明によつて、MOSFET回路技術で容易に
形成可能であり、かつ同等の大きさ（全マイクロ
ワードのビツト容量）で現在入手しうる
MOSFETマイクロワード制御システムで得られ
る動作速度よりもかなり速い動作速度が得られる
すぐれたマイクロワード制御システムが与えられ
る。このマイクロワード制御システムでは、通例
のランダム・アクセス制御記憶装置およびそのア
ドレス指定回路が複数のマルチプレツクス・プロ
グラマブル・ロジツク・アレイに置換えられる。
これらのプログラマブル・ロジツク・アレイ
（PLA）の各々は特定のプロセツサ命令を実行す
るのに必要な１またはそれよりも多くのマイクロ
ワードを生成する。いくつかのPLAの間でマイ
クロワードを分離することによつて、PLAの大
きさを相応に小さくしておくことができる。一般
に、PLAが小さければ小さいほど、その動作速
度すなわちアクセス時間が速くなることから、
PLAは小さい方が望ましい。更に、少なくとも
PLAのいくつかのアクセス時間がオーバーラツ
プされ、新しいマイクロワードが１つのPLAの
場合よりも速い速度で使用可能になる。 本発明の良好な実施例において、それぞれの
PLAからマイクロワードをマルチプレツクスす
る動作は基本的にはマイクロワード自身によつて
制御される。より簡単な場合には、次のマイクロ
ワードを得るPLAを識別する、複数ビツトの符
号化されたPLAストローブ・フイールドが各々
のマイクロワードに与えられる。より複雑な場合
には、２組のPLAが与えられ、各々の組が前記
のように動作する。２組のマイクロワードから生
じる制御点信号はマルチプレツクスされ、順番に
データ・プロセツサの動作を制御する。それによ
つて、データ・プロセツサの高性能制御装置が与
えられる。更に、MOSFET回路技術で形成され
る場合、前記制御装置は１つのICチツプ上に形
成され、少なくともデータ・プロセツサのデー
タ・フロー装置を収容できる十分な余裕をチツプ
上に残すことができる。 〔データ・プロセツサ（第１図）の説明〕 第１図にはLSIチツプ上に構成するのに特に適
合するデイジタル・コンピユータまたはデイジタ
ル・データ・プロセツサの機能ブロツク図が示さ
れている。第１図のデータ・プロセツサ１０はデ
ータ・フロー装置１１、主記憶装置１２、Ｉ／Ｏ
記憶装置１３、制御装置１４およびクロツク発生
装置１５を含む。データ・フロー装置１１は時に
はCPUと呼ばれ、ALU（演算論理機構）、各種ハ
ードウエア・レジスタおよびカウンタ、局所記憶
装置およびこれらを相互接続するバス系統を有す
る。データ・フロー装置１１は加算、減算、再配
列およびその他のデータ操作を行なつて所要の結
果を生成する装置である。 制御装置１４はデータ・フロー装置１１、主記
憶装置１２およびＩ／Ｏ装置１３の動作を、これ
らの装置に所在する各種の機能素子にそれぞれの
複数ライン制御バス１６，１７および１８を介し
て供給される各種の制御点信号によつて制御す
る。制御装置１４は実行されるプロセツサ命令の
各々に対するマイクロワードのシーケンスを生成
するマイクロワード生成機構を含む。これらのマ
イクロワードは他のデータ・プロセツサにおいて
要素動作を制御する制御点信号を生成する。 データ・フロー装置１１、Ｉ／Ｏ装置１３およ
び制御装置１４は同一のICチツプ上に構成する
ことができる。 データ・プロセツサ１０によつて実行される使
用者プログラムは最初、Ｉ／Ｏバス１９を介して
Ｉ／Ｏ装置１３に接続された周辺装置（図示せ
ず）の１つから主記憶装置１２にロードされる。
この最初のロードはデータ・フロー装置１１を介
して行なわれ、その後、使用者プログラムを構成
する各種のプロセツサ命令を順次に主記憶装置１
２から読出すことによつて使用者プログラムは実
行される。各々のプロセツサ命令は順番になると
主記憶装置１２から読出され、データ・フロー装
置１１にある命令レジスタ２０にロードされる。
命令レジスタ２０にあるプロセツサ命令、または
少なくともその有効なOPコード部分が複数ライ
ンのバス２１を介して制御装置１４に供給され、
実行される特定のプロセツサ命令が識別される。 あるプロセツサでは、完全なプロセツサ命令の
一部分だけを命令レジスタ２０にロードすること
がある。その場合、命令レジスタ２０にロードさ
れた部分は少なくとも、命令の“有効な”OPコ
ード部分を含む。“有効な”OPコードはプロセツ
サ命令によつて実行される動作の種類を特定する
のに必要な、プロセツサ命令の中のすべてのビツ
トを意味する。これはオペランド・アドレス・ビ
ツトおよび長さカウント・ビツトを含まないが、
機能ビツトを含み、修飾ビツトは実行される動作
を完全に定義するのに必要である。 新しいプロセツサ命令の命令レジスタ２０への
ロードは、制御ライン２２を介して命令レジスタ
２０のロード制御端子に供給される制御点信号に
よつて行なわれる。 制御装置１４内で行われる動作のタイミングは
クロツク発生装置１５によつて制御される。クロ
ツク発生装置１５は２相非オーバラツプ・クロツ
ク発生装置で、第２図に示すＡおよびＢクロツク
信号を発生する。ＡおよびＢクロツク信号は同じ
周波数で、同じ波形を有し、相違点は互いに時間
的位置が偏移していることである。Ａクロツクの
正のパルスはＢクロツクの正のパルスとオーバラ
ツプしない。第２図に示されている非オーバラツ
プの量は非オーバラツプを明示するため実際より
も大きく示されている。これらの正のパルスは２
つのクロツク信号のアクテイブの期間を表わす。 〔制御装置（第３図）の説明〕 第３図に第１図の制御装置１４として使用され
ることがあるマイクロワードの制御装置３００の
機能ブロツク図を示す。制御装置３００は各々の
プロセツサ命令の実行を制御するマイクロワー
ド・シーケンスを生成する。制御装置３００に
は、実行されるプロセツサ命令に応答し、その実
行に必要な異なるマイクロワードを個々に生成す
るPLA機構として４つの別個のPLA機構が含ま
れる。第１のPLA機構はPLA(A)３０１を含み、
第２のPLA機構はPLA(B)３０２を含む。第３の
PLA機構はPLA(C)３０３を含み、第４のPLA機
構はFLA(D)３０４を含む。 PLA３０１乃至３０４の各々は、かなりの数
のプロダクト・ラインを介して出力ORアレイに
結合された入力ANDアレイを含む。本実施例に
おいては、これらのPLA３０１乃至３０４はい
わゆる“スタテイツク”PLAであるものとする。
“ダイナミツク”PLAの使用については、後に他
の実施例に関連して説明する。 PLA３０１ないし３０４の各々は第１図の命
令レジスタ２０に所在するプロセツサ命令に応答
し、その命令を実行するのに必要な１またはそれ
よりも多いマイクロワードを個々に生成する。と
くに、命令レジスタ２０の中のプロセツサ命令の
有効なOPコード部分はバス２１を介して供給さ
れ、OPコード・レジスタ３０５にロードされる。
OPコード・レジスタ３０５の中のOPコード・ビ
ツトはPLA３０１ないし３０４の各々にある入
力ANDアレイの第１の入力の組に供給される。 また、PLA機構の各々は複数ビツトの２進数
信号のシーケンスをそれぞれのPLAに供給する
シーケンス・カウント回路を含む。PLA(A)３０
１のシーケンス・カウント回路は複数ステージの
カウント・レジスタ(A)３０６で表わされ、PLA
(B)３０２のシーケンス・カウント回路は複数ステ
ージのカウント・レジスタ(B)３０７で表わされ
る。PLA(C)３０３のシーケンス・カウント回路
は複数ステージのカウント・レジスタ(C)３０８で
表わされ、PLA(D)３０４のシーケンス・カウン
ト回路は複数ステージのカウント・レジスタ(D)３
０９で表わされる。これらのカウント・レジスタ
３０６乃至３０９の各々にある複数ビツトの２進
数はPLA３０１乃至３０４のそれぞれにある入
力ANDアレイの第２の入力の組に供給される。
このように、PLA３０１乃至３０４の各々はOP
コード・レジスタ３０５のプロセツサ命令部分
と、カウント・レジスタ３０６乃至３０９のそれ
ぞれの２進数信号の両方に応答する。 カウント・レジスタ(A)３０６は周期的に増分さ
れ、新しい２進数信号をPLA(A)３０１に供給す
る。また、カウント・レジスタ(A)３０６の２進数
信号の各々はカウント・レジスタ３０７乃至３０
９に次々と転送される。こうして、新しい２進数
の値はカウント・レジスタ３０７乃至３０９の
各々に周期的に現われる。OPコード・レジスタ
３０５にある特定のOPコードに対して、カウン
ト・レジスタ(A)３０６は複数回増分され、それに
よつて生じた２進数の値はカウント・レジスタ３
０７乃至３０９に同じ回数だけ転送されることが
ある。このようにして、PLA３０１乃至３０４
の各々はプロセツサ命令を実行するのに必要な複
数のマイクロワードを生成できる。OPコード・
レジスタ３０５にある特定のOPコードに対して
カウント・レジスタ(A)３０６が増分される回数
は、その特定のプロセツサ命令を実行するのに必
要なマイクロワード数によつて決まる。プロセツ
サ命令によつて多数のマイクロワードを必要とす
ることもあり、少数のマイクロワードですむこと
もある。 カウント・レジスタ(A)３０６を増分し、カウン
ト・レジスタ３０７乃至３０９にロードする動作
は、PLA３０１乃至３０４のアクセス時間がオ
ーバーラツプし、単一のPLAの場合よりも速い
速度で新しいマイクロワードが使用可能になるよ
うに制御される。アクセス時間はPLAの入力に
供給された信号値の変化に続く有効な出力マイク
ロワードを得るのに要する時間を意味する。この
アクセス時間は新しい信号状態がPLAを通つて
そのPLAの出力部に達するのに必要な時間を表
わす。 特定のプロセツサ命令において、PLA３０１
乃至３０４の各々はOPコード・レジスタ３０５
からOPコードを、それぞれのカウント・レジス
タ３０６乃至３０９から１またはそれよりも多い
値を受取る。要約すると、PLAはマイクロワー
ドの組を記憶し、OPコードと番号の値はこれら
のマイクロワードの中の特定の１つを選択する
“アドレス”を与える。実際、動作コードによつ
てベース・アドレスが与えられ、カウント・レジ
スタによつて変位アドレスのシーケンスが与えら
れ、その特定のプロセツサ命令に必要なマイクロ
ワードのシーケンスが選択される。マイクロワー
ドはPLAのORアレイ部分に記憶され、ANDア
レイ部分はアドレス・デコーダのように動作し、
特定のプロダクト・ラインがアクテイブになつて
ORアレイ部分にある特定のマイクロワードが選
択される。 制御装置３００はＡ−Ｂ−Ｃ−Ｄ−Ａ−Ｂ−Ｃ
−Ｄ−Ａ−Ｂ−Ｃ−Ｄの順にマイクロワードを生
成する。その場合、ＡマイクロワードはPLA(A)
３０１で、ＢマイクロワードはPLA(B)３０２で、
ＣマイクロワードはPLA(C)３０３で、Ｄマイク
ロワードはPLA(D)３０４でそれぞれ生成される。
各々のプロセツサ命令に対して生成されるマイク
ロワードの全数はその特定の命令を実行するのに
必要な数である。一般に、プロセツサ命令が異な
ると必要なマイクロワード数も異なる。 更に、制御装置３００はそれぞれのPLA３０
１乃至３０４からのマイクロワードに対して１回
に１つ応答する制御回路を含み、１マイクロワー
ド制御サイクルでデータ・プロセツサ１０の動作
を制御する少なくとも１つの制御点信号をマイク
ロワードごとに生成する。この制御回路には、
L1（レベル１）制御レジスタ３１０、L2（レベル
２）制御レジスタ３１１、デコーダ３１２および
ゲート群３１３が含まれる。複数ラインのPLA
出力バス３１４に現われるマイクロワードはＡク
ロツク・パルスよつてL1制御レジスタ３１０に
ロードされる。このマイクロワードは後続するＢ
クロツク・パルスによつてL2制御レジスタ３１
１に転送される。デコーダ３１２はL2制御レジ
スタ３１１に所在するマイクロワードに応答し、
１マイクロワード制御サイクルでデータ・プロセ
ツサ１０の動作を制御するのに必要な制御点信号
を生成する。デコーダ出力のゲート群３１３は制
御点信号がデータ・プロセツサ１０に供給される
期間を制御する。制御点信号はＡクロツク・パル
スの間でのみデータ・プロセツサ１０に供給され
るから、Ｂクロツク・パルスでL2制御レジスタ
３１１がロードされ、デコーダ３１２がセツトさ
れることによつて、ゲート群３１３の出力側に結
合された制御点信号の最終出力ラインにスプリア
ス信号が生成されるのを防ぐ。制御レジスタ３１
０および３１１のカスケード接続によつて必要な
緩衝が与えられ、次のマイクロワードが現在デコ
ーダ３１２を駆動しているマイクロワードを過早
に変更するのを防止する。 更に、制御装置３００はそれぞれの期間におい
てPLA３０１乃至３０４のそれぞれから制御回
路３１０乃至３１３にマイクロワードを供給する
マルチプレツクス回路を含む。このマルチプレツ
クス回路は選択動作可能な複数のバツフア３１５
乃至３１８を含み、それぞれのPLA３０１乃至
３０４の出力を制御回路３１０乃至３１３の入力
に個々にPLA出力バス３１４を介して結合する。
PLAの出力バツフア３１５乃至３１８の各々は
同時にアクテイブになる、すなわち同時にイネー
ブルされる複数ステージのゲート回路の組から成
り、PLAの出力からPLA出力バス３１４の複数
ラインに複数のマイクロワードのビツトを並列で
パスする。出力バツフア３１５乃至３１８は時に
はゲート、またはゲート回路と呼ばれ、本説明で
は別に指示されない限り同義語として扱われる。 PLA３０１乃至３０４の各々で生成された各
マイクロワードは複数ビツトのストローブ・フイ
ールドを含み、これらのストローブ・フイールド
はそのフイールドを生成したPLA以外のPLAを
識別するように符号化される。すなわち、符号化
された複数ビツトのストローブ・フイールドによ
つて識別されたPLAからL1制御レジスタ３１０
に次のマイクロワードが供給される。デコーダ３
１２は各マイクロワードのストローブ・フイール
ドにそれがL2制御レジスタ３１１に駐在してい
るときに応答し、ストローブ信号ラインSA乃至
SDの特定の１つをアクテイブにする。アクテイ
ブ化される特定のストローブ信号ラインは、その
時点でL2制御レジスタ３１１に駐在しているマ
イクロワードのストローブ・フイールドのコーデ
イングによつて決定される。本実施例において
は、ストローブ信号ラインSA乃至SDはＡ−Ｂ−
Ｃ−Ｄの順に反復して、１回に１ラインずつアク
テイブになる。例えば、PLA(A)３０１からの各
マイクロワードのストローブ・フイールドは、そ
れがL2制御レジスタ３１１に駐在しているとき、
ストローブ信号ラインSBをアクテイブにする。
それによつて、PLA(B)３０２の出力バツフア３
１６がイネーブルされ、PLA(B)３０２からL1制
御レジスタ３１０にマイクロワードを供給する。
PLA(B)３０２からのマイクロワードがL2制御レ
ジスタ３１１に駐在しているときには、そのスト
ローブ・フイールドによつてストローブ信号ライ
ンSCがアクテイブ化される。それによつて出力
バツフア３１７がイネーブルされ、PLA(C)３０
３からL1制御レジスタ３１０にマイクロワード
が転送される。PLA(C)３０３からのマイクロワ
ードがL2制御レジスタ３１１に駐在していると
きには、そのストローブ・フイールドによつてス
トローブ信号ラインSDがアクテイブ化される。
それによつて出力バツフア３１８がイネーブルさ
れ、PLA(D)３０４からL1制御レジスタ３１０に
マイクロワードが転送される。PLA(D)３０４か
らのマイクロワードがL2制御レジスタ３１１に
駐在しているときには、そのストローブ・フイー
ルドによつてストローブ信号ラインSAがアクテ
イブ化される。それによつて出力バツフア３１５
がイネーブルされ、PLA(A)３０１からL1制御レ
ジスタ３１０にマイクロワードが転送される。こ
のように、PLA(A)３０１のマイクロワードは
PLA(B)３０２を選択し、PLA(B)３０２のマイク
ロワードはPLA(C)３０３を選択し、PLA(C)３０
３のマイクロワードはPLA(D)３０４を選択し、
PLA(D)３０４のマイクロワードはPLA(A)３０１
を選択する反復選択動作が行なわれるようにスト
ローブ・フイールドがコーデイングされる。こう
して、PLA３０１乃至３０４からのマイクロワ
ードはＡ−Ｂ−Ｃ−Ｄ順に反復してL1制御レジ
スタ３１０に供給される。各マイクロワードは、
制御回路の出力を制御する動作において、制御回
路に供給される次のマイクロワードのソースを選
択し、希望するマルチプレツクス動作が行なわれ
る。 更に、制御装置３００はそれぞれのPLA３０
１乃至３０４をアクセスし、それらのアクセス時
間がオーバーラツプされる回路を含む。これは、
カウント・レジスタ(A)３０６を増分し、カウン
ト・レジスタ３０７乃至３０９に新しい数値をロ
ードする時間を制御することによつて行なわれ
る。本実施例においては、カウント・レジスタ３
０６乃至３０９のそれぞれにも個々に結合されて
いるストローブ信号ラインSA乃至SDが前記回路
に含まれている。すなわち、ストローブ信号ライ
ンSBはカウント・レジスタ(A)３０６の増分制御
端子SBに結合され、ストローブ信号ラインSBが
アクテイブのときにカウント・レジスタ(A)３０６
を増分する。ストローブ信号ラインSCはカウン
ト・レジスタ(B)３０７のロード制御端子に結合さ
れ、ストローブ信号ラインSDはカウント・レジ
スタ(C)３０８のロード制御端子に結合され、スト
ローブ信号ラインSAはカウント・レジスタ(D)の
ロード制御端子に結合されている。ストローブ信
号ラインSCのアクテイブ化によつて、カウン
ト・レジスタ(A)３０６の出力に現われる数値がカ
ウント・レジスタ(B)３０７にロードされる。スト
ローブ信号ラインSDのアクテイブ化によつて、
カウント・レジスタ(B)３０７の出力に現われる数
値がカウント・レジスタ(C)３０８にロードされ
る。ストローブ信号ラインSAのアクテイブ化に
よつて、カウント・レジスタ(C)３０８の出力に現
われる数値がカウント・レジスタ(D)３０９にロー
ドされる。ストローブ信号パルスはＡ−Ｂ−Ｃ−
Ｄ順に生じるから、カウント・レジスタ(A)３０６
の出力に表われる数値は、カウンタ・レジスタ３
０７乃至３０９の連鎖を一歩一歩進行する。 PLA３０１乃至３０４の各々に供給されるシ
ーケンスの数値が、特定のPLAがL1制御レジス
タ３１０にマイクロワードを供給した直後にカウ
ント１だけ増分されるように、ストローブ信号ラ
インとカウント・レジスタ３０６乃至３０９が結
合される。例えば、PLA(A)３０１はストロー
ブ・パルスSAが現われているとき制御レジスタ
３１０にマイクロワードを供給する。次のストロ
ーブ・パルス、すなわちストローブ・パルスSB
が現われると、カウント・レジスタ(A)３０６が増
分される。他のPLA３０２乃至３０４について
も同様である。それぞれのケースで、その入力に
供給されたシーケンス番号はL1制御レジスタ３
１０にその出力を転送するストローブ・パルスに
続く次のストローブ・パルスによつて更新され
る。 第４図は第３図の制御装置３００の代表的なタ
イミングを示す。第４図の上部の“サイクル”は
連続するマイクロワード・サイクルを示す。第４
図ではプロセツサ命令Ｎ−１の最後の５マイクロ
ワード・サイクル（サイクル20〜24）および次の
プロセツサ命令Ｎの最初の６マイクロワード・サ
イクル（サイクル１〜６）が示されている。“ク
ロツク”はクロツク発生装置１５からの正のＡお
よびＢクロツク・パルスの発生時間を示す。下部
の“デコーダ・ゲート・イネーブル”は特定の瞬
間にデータ・プロセツサ１０を制御するアクテイ
ブのマイクロワードのソースPLAを示す。PLA
(A)３０１からのマイクロワードはマイクロワー
ド・サイクル２１の前半部でデータ・プロセツサ
１０を制御し、PLA(B)３０２からのマイクロワ
ードはマイクロワード・サイクル２２の前半部で
データ・プロセツサ１０を制御する。制御点信号
は各マイクロワード・サイクルの後半部では、デ
コーダ出力のゲート群３１３がデイスエーブルさ
れているので生成されない。第４図のストローブ
SA、SB、SCおよびSDはそれぞれのストローブ
信号ライン上にストローブ・パルスSA、SB、
SCおよびSDが現われる時間を示す。 例えば、PLA(A)３０１においては、そのマイ
クロワードは１つはL2制御レジスタ３１１に駐
在し、プロセツサ命令Ｎのマイクロワード・サイ
クル１の前半部でデコーダ３１２を駆動し、ゲー
ト群３１３によつて出力される制御点信号を生成
する。このマイクロワードによつてストローブ信
号ラインSBはアクテイブ化され、カウント・レ
ジスタ(A)３０６はカウント１だけ増分される。そ
れによつて新しい数値がPLA(A)３０１の入力に
供給され、PLA(A)３０１はそれに応答を開始し
次のマイクロワードを出力する。前記次のマイク
ロワードはマイクロワード・サイクル４の前半部
でL1制御レジスタ３１０への転送に必要であり、
これはPLA(A)３０１の出力バツフア３１５に供
給される次のストローブ・パルスSAの発生によ
つて指示される。こうして、PLA(A)３０１は内
部動作を完了し、かつその出力に有効なマイクロ
ワードを生成する３マイクロワード・サイクル
（サイクル１〜３）を有する。この期間は第４図
で“アクセスＡ”と呼ばれ、本説明ではPLA(A)
３０１がもう１つの有効なマイクロワードを生成
するのに必要な時間を表わすものとする。 PLA３０２乃至合３０４についても同様にア
クセスＢ乃至アクセスＤが定義される。マイクロ
ワード・サイクル２の前半部でPLA(B)３０２の
入力に新しい数値が供給され、PLA(B)３０２は
マイクロワード・サイクル２，３および４の間に
アクセスされる。マイクロワード・サイクル３の
前半部でPLA(C)３０３の入力に新しい数値が供
給され、PLA(C)３０３はマイクロワード・サイ
クル３乃至５の間にアクセスされる。マイクロワ
ード・サイクル４の前半部でPLA(D)３０４の入
力に新しい数値が供給され、PLA(D)３０４はマ
イクロワード・サイクル４乃至６の間にアクセス
される。このように、PLA３０１乃至３０４の
アクセス時間はオーバーラツプされ、新しいマイ
クロワードは単一のPLAの場合よりも速い速度
で使用可能になる。期間TAはPLA(A)３０１をア
クセスし、その出力をL1制御レジスタ３１０に
転送するのに必要な時間を表わす。第４図で、実
際に４マイクロワード、すなわちＡ、Ｂ、Ｃおよ
びＤマイクロワードが生成され、１つのPLA(A)
３０１の期間TAの間で利用されていることが分
る。こうして、オーバーラツプによつてマイクロ
ワードが生成される速度が増加する。 マイクロワード・サイクル１乃至４の間に行な
われたアクセスによつて生成されたマイクロワー
ドは、プロセツサ命令Ｎのマイクロワード・サイ
クル５乃至８（７、８は図示せず）まではデー
タ・プロセツサ１０を制御するのに実際には使用
されない。言い換えれば、PLAのアクセスの開
始時間と、デコーダ出力のゲート群３１３の出力
に生成された制御点信号によつてそのマイクロワ
ードがデータ・プロセツサ１０を制御するのにア
クテイブになる時間との間には４サイクルの遅延
がある。従つて、プロセツサ命令Ｎのマイクロワ
ード・サイクル１乃至４の間でデータ・プロセツ
サ１０を制御するＡ、Ｂ、ＣおよびＤマイクロワ
ードは前のプロセツサ命令Ｎ−１のマイクロワー
ド・サイクル21乃至24の間でアクセスされる。 プロセツサ命令ＮのOPコードはOPコード・レ
ジスタ３０５にロードされ、カウント・レジスタ
(A)３０６は前のプロセツサ命令Ｎ−１のマイクロ
ワード・サイクル２１で生じる制御点信号のパル
スS0によつて０にリセツトされる。これは第４
図では“再開始”で示されている。この再開始信
号S0は適当なマイクロワードのコーデイングに
よつて生成され、それによつてマイクロワード・
サイクル２１でデコーダ３１２によつて出力され
る制御点信号が生成される。一般に、特定の命令
のシーケンスの終りから４番目のマイクロワード
は、次の命令の最初のマイクロワードが現在の命
令の最後のマイクロワードのアクテイブ期間の直
後に使用可能になるようにするため制御点信号ラ
インS0上に再開始パルスS0を生成するようにコ
ーデイングされたビツト位置または複数ビツトの
フイールドを含まなければならない。 実際に、第４図に示すアクセス時間がPLAの
許容最小限のアクセス時間である場合には、１つ
のプロセツサ命令のマイクロワード・シーケンス
の終りと、次のプロセツサ命令のマイクロワー
ド・シーケンスの最初との間にアイドル期間が生
じないようにマイクロワードが生成され、４つの
組で使用されなければならない。特定のプロセツ
サ命令に必要なマイクロワードの全数が４の倍数
でない場内には、１、２または３の、いわゆる冗
長マイクロワードまたはスペーサ・マイクロワー
ドを前記命令に加えることが可能で、その間、デ
ータ・プロセツサ１０ではマイクロワードの全数
を４の倍数にされ、新しい動作は行なわれない。 〔制御装置（第５．１および５．２図）の説明〕 第５．１および５．２図には本発明に従つて構
成されたマイクロワード制御システムすなわち制
御装置の第２の実施例の機能ブロツク図が示され
ている。この制御装置は第１図のデータ・プロセ
ツサ１０の制御装置１４として使用可能である。
第５．１および５．２図に示す素子のすべては、
クロツク発生装置１５の一部または全部を除外す
る可能性を含めて、同じLSIチツプ上に構成され
る。 第５．１及び５．２図に関連して、制御装置１
４は各々のプロセツサ命令を実行するのに必要な
マイクロワードを生成するマイクロワード制御記
憶機構を含む。この制御記憶機構は、論理的には
類似しているが、物理的には別個の素子である複
数のPLA２４乃至２９で構成される。これらの
PLA２４乃至２９の各々は各プロセツサ命令を
実行するのに必要な１またはそれよりも多くのマ
イクロワードを含む。マイクロワードはそれぞれ
のPLAからマルチプレツクスまたはインタリー
ビングの方法で取込まれる。与えられたプロセツ
サ命令のシーケンスは、 1P、2P、AP、BP、CP、DP、AP、BP、CP、
DP、AP、BP、…… である。1Pは第サイクルPLA２４からのマイク
ロワードを示す。2Pは第２サイクルPLA２５か
らのマイクロワードを示す。APはＡデコード
PLA２６からのマイクロワードを示す。BPはＢ
デコードPLA２７からのマイクロワードを示す。
CPはＣデコードPLA２８からのマイクロワード
を示す。DPはＤデコードPLA２９からのマイク
ロワードを示す。 各々のプロセツサ命令の第１のマイクロワード
は第１サイクルPLA２４で与えられ、各々のプ
ロセツサ命令の第２のマイクロワードは第２サイ
クルPLA２５で与えられる。与えられたプロセ
ツサ命令の残りのマイクロワードはＡ、Ｂ、Ｃお
よびＤデコードPLA２６乃至２９によつて与え
られる。AP、BP、CPおよびDPのシーケンスは
与えられたプロセツサ命令を実行するのに必要な
回数反復される。あるプロセツサ命令は数マイク
ロワードを必要とするが、他のマイクロワードは
比較的多数のマイクロワードを必要とする。一般
に、ＡデコーダPLA２６は各々のプロセツサ命
令に対して複数の異なるマイクロワードを含む。
Ｂ、ＣおよびＤデコードPLA２７乃至２９につ
いても同様である。これに対して、第１および第
２サイクルPLA２４および２５は各々のプロセ
ツサ命令に対して１マイクロワードのみを含む。 PLA２４乃至２９の各々はダイナミツクすな
わちクロツク型である。複数のPLAの間でマイ
クロワードを分配することは制御装置１４の動作
速度を改善するのに役立つ。１つには、各々の
PLAの大きさが抑えられる。一般的に、PLAの
大きさが小さければ小さいほど、PLAの動作速
度は大きくなる。また、個々のPLAでの解読動
作が互いにオーバーラツプされるから、動作速度
は更に改善される。 PLA２４乃至２９において、２つのレベルの
マルチプレツクスまたはインタリーブ動作が与え
られる。第１レベルのマルチプレツクスはＡゲー
ト群３０とＢゲート群３１の使用によつて与えら
れる。Ａゲート群３０は第１サイクルPLA２４、
ＡデコードPLA２６およびＣデコードPLA２８
からのマイクロワードをイネーブルし、Ａクロツ
ク信号の正のパルス部分の間でのみデータ・プロ
セツサ１０を制御する。これに対して、Ｂゲート
群３１は第２サイクルPLA２５、Ｂデコード
PLA２７およびＤデコードPLA２９からのマイ
クロワードをイネーブルし、Ｂクロツク信号の正
のパルスの部分の間でのみデータ・プロセツサ１
０を制御する。これらの正のパルスのインタリー
ビングは第２図に示されている。マイクロワード
がデータ・プロセツサ１０を制御するクロツク・
タイムに合わせて、PLA２４，２６および２８
は時には“Ａクロツク”PLAと呼ばれ、PLA２
５，２７および２９は時には“Ｂクロツク”
PLAと呼ばれる。 “Ａクロツク”PLA２４，２６および２８の
第２レベルのマルチプレツクスは、PLA２４，
２６および２８の各々の出力バツフアである
PLA出力バツフア３２，３３および３４によつ
て与えられる。PLA出力バツフア３２，３３お
よび３４の各々はストローブ信号ラインS1、SA
およびSCの各々に現われる個々のストローブ信
号パルスによつて制御される。これらのストロー
ブ信号ラインS1、SAおよびSCは１回に１つ順次
にアクテイブ化され、それによつて１回に１マイ
クロワードのみがＡ制御レジスタ機構３５に供給
される。Ａ制御レジスタ機構３５は互いにカスケ
ード結合された２つのレジスタから成り、第１の
レジスタはレベル１すなわちL1レジスタ３５ａ
で、第２のレジスタはレベル２すなわちL2レジ
スタ３５ｂである。PLA出力バツフア３２，３
３および３４によつて１回に１つパスされるマイ
クロワードはPLA出力バス３６を介してL1レジ
スタ３５ａに入力される。PLA出力バス３６に
現われるマイクロワードはクロツク発生装置１５
からのＡクロツク・パルスによつてL1レジスタ
３５ａにロードされる。L1レジスタ３５ａに駐
在するマイクロワードは後続するＢクロツク・パ
ルスによつてL2レジスタ３５ｂにロードされる。
L2レジスタ３５ｂに駐在するマイクロワードは
Ａデコーダ３７を駆動する。Ａデコーダ３７はそ
れに応答して、特定のマイクロワード・サイク
ル、すなわち後続するＡクロツク・パルスによつ
て定義されるマイクロワード・サイクルにおける
各種の制御点信号を生成する。 “Ｂクロツク”PLA２５，２７および２９の
第２レベルのマルチプレツクスはPLA出力バツ
フア４０，４１および４２によつて与えられる。
PLA出力バツフア４０，４１および４２の各々
は“Ｂクロツク”PLA２５，２７および２９の
各々の出力バツフアであり、それぞれのストロー
ブ信号ラインS2、SBおよびSDを介して制御され
る。ストローブ信号ラインS2、SBおよびSDは
個々のストローブ信号パルスによつて１回に１つ
順次にアクテイブ化され、Ｂ制御レジスタ機構４
３に１回に１マイクロワードをパスする。Ｂ制御
レジスタ機構４３は互いにカスケードに結合され
た２つのレジスタから成り、第１のレジスタはレ
ベル１すなわちL1レジスタ４３ａで、第２のレ
ジスタはレベル２すなわちL2レジスタ４３ｂで
ある。PLA出力バス４４を介してマイクロワー
ドがPLA出力バツフア４０，４１および４２か
らL1レジスタ４３ａに１回に１つ供給される。
PLA出力バス４４に現われるマイクロワードは
Ｂクロツク・パルスによつてL1レジスタ４３ａ
にロードされ、後続するＡクロツク・パルスによ
つてL2レジスタ４３ｂにロードされる。L2レジ
スタ４３ｂに駐在するマイクロワードはＢデコー
ダ４５を駆動し、Ｂデコーダ４５はそれに応答し
て特定のマイクロワード・サイクル、すなわち後
続するＢクロツク・パルスによつて定義されるマ
イクロワード・サイクルにおける各種の制御点信
号を生成する。このＢクロツク・パルスによつて
Ｂゲート群３１がイネーブルされ、制御ライン群
４６に制御点信号がパスされる。制御ライン群４
６のそれぞれのラインは第１図の制御ライン１
６，１７および１８に含まれており、データ・フ
ロー装置１１、主記憶装置１２およびＩ／Ｏ装置
１３に結合されている。 L1レジスタ３５ａおよび４３ａ、L2レジスタ
３５ｂおよび４３ｂをロードし、Ａゲート群３０
およびＢゲート群３１をイネーブルする動作は第
２図に示すＡおよびＢクロツク波形の正のパルス
部分の間に行なわれる。従つて、用語“Ａクロツ
ク・パルス”はＡクロツク波形の正のパルス部分
の１つを意味し、用語“Ｂクロツク・パルス”は
Ｂクロツク波形の正のパルス部分の１つを意味す
る。 第６．１乃至６．３図のタイミング図では、プ
ロセツサ命令”Ｎ”を実行するのに10制御サイク
ルすなわち10マイクロワード・サイクルを要する
場合にPLA２４乃至２９の各々からの各種のマ
イクロワードのマルチプレツクスまたはインタリ
ーブ動作を示す。第６．１乃至６．３図の上部に
マイクロワード・サイクル番号、ＡおよびＢクロ
ツク・パルスが示されている。図面の簡略化のた
め、ＡおよびＢクロツク・パルスの間の小間隙は
省略され、両者は互いに隣接して示されている。
例として、各々のマイクロワード・サイクルが50
ナノ秒の持続期間を有するものとすると、前記小
間隙は２また３ナノ秒のオーダーである。 第６．１乃至６．３図のＡおよびＢクロツク・
パルスの次の部分で、そのマイクロワード・サイ
クルにおいてアクテイブな制御点信号を生成して
データ・プロセツサ１０を制御する特定のマイク
ロワードのソースが示されている。従つて、命令
Ｎのマイクロワード・サイクル１でデータ・プロ
セツサ１０を制御する制御点信号は、第１サイク
ルPLA２４から得られた1Pマイクロワードによ
つて生成される。同様に、命令Ｎのマイクロワー
ド・サイクル２でアクテイブの制御点信号は第２
サイクルPLA２５から得られた2Pマイクロワー
ドによつて生成される。命令Ｎのマイクロワード
の残りの部分はＡ、Ｂ、ＣおよびＤデコード
PLA２６乃至２９からＡ、Ｂ、Ｃ、Ｄの順で得
られる。命令Ｎを完了するにはＡ、Ｂ、Ｃ、Ｄの
シーケンスが２回必要である。 例として、各々のマイクロワードが60ビツトの
幅を有するものとすれば、PLA２６乃至２９の
各々は60出力ラインを有し、バツフア３３，３
４，４１および４２の各々は60ステージ・バツフ
アから成り、PLA出力バス３６および４４の
各々は60バス・ラインから成り、レジスタ３５
ａ，３５ｂ，４３ａおよび４３ｂの各々は60ステ
ージ・レジスタから成る。第１および第２サイク
ルPLA２４および２５は、Ａ、Ｂ、ＣおよびＤ
デコードPLA２６乃至２９に必要とされる完全
な制御動作の範囲を与える必要がないから、必要
な出力ライン数は少ない。PLA出力バツフア３
２および４０はそれぞれ、第１および第２サイク
ルPLA２４および２５の各々の出力ライン数と
同数のステージ・バツフアを有する。 各々のマイクロワード中の60ビツトのセツト全
体は、２ビツトから16ビツトまでの大きさの範囲
内で各種の制御フイールドに分割される。これら
の制御フイールドとして、データ・フロー・ソー
ス制御フイールド、データ・フロー・デステイネ
ーシヨン制御フイールド、データ・フロー装置１
１でALUによつて実行される動作を制御する制
御フイールド、Ｉ／Ｏ装置１３に制御コマンドを
与える制御フイールド等がある。データ・フロ
ー・ソースおよびデステイネーシヨン制御フイー
ルドはデータ・フロー装置１１で、特定のマイク
ロワード・サイクルにおいてデータ・ソースおよ
びデータ・デステイネーシヨンとして動作する特
定のレジスタを識別する。60ビツトのマイクロワ
ードにおける制御フイールドの一部分は符号化さ
れた制御フイールドであり、他の部分はビツト有
意の制御フイールドである。符号化された制御フ
イールドはＡおよびＢデコーダ３７および４５に
よつて解読される。これに対して、ビツト有意の
フイールドのビツト・ラインはデコーダ３７およ
び４５によつて変更されることなく、それぞれＡ
およびＢゲート群３０および３１に直接にパスさ
れる。 代表的なデータ・プロセツサでは、デコーダ３
７および４５の各々は全部で約130の出力ライン
を有することがあり、その各々が別個の制御点信
号を与える。この場合、Ａゲート群３０およびＢ
ゲート群３１の各々はデコーダからの出力ライン
の各々に対して別個のゲート・ステージを有す
る。例えば、各々のゲート・ステージはそれぞ
れ、入力および出力ラインに結合されたドレイン
およびソース端子を有する、いわゆるパス・トラ
ンジスタである。Ａゲート群３０における１３０
のパス・トランジスタのすべてのゲート端子はＡ
クロツク・ラインに結合され、１３０のパス・ト
ランジスタ全部が各Ａクロツク・パルスの間に同
時にイネーブルされる。Ｂゲート群３１も同様の
構成であり、１３０のパス・トランジスタのゲー
ト端子がＢクロツク・ラインに接続されている。 第５．１図および５．２図で、データ・プロセ
ツサ１０における他の装置に通じるかなりの数の
制御ライン群４６はＡゲート群３０およびＢゲー
ト群３１のいずれか一方から制御点信号を受取る
ことができる。従つて、例えば、Ａゲート群３０
からの制御点ライン４７はＢゲート群３１からの
制御点ライン４８に結合され、第１図に示される
装置１１，１２および１３の１つにおける適切な
制御点に通じる共有制御点ライン４９が与えられ
る。このようにして、装置１１，１２および１３
における制御点の大部分は、マイクロワールド・
ルーチンを設計するマイクロコーダの希望に応じ
て、ＡクロツクまたはＢクロツクがアクテイブの
期間にアクテイブ化される。もう１つの例はデー
タ・フロー装置１１にある命令レジスタ２０をロ
ードする動作を制御する制御ライン２２である。
第５．１および５．２図に示すように、制御ライ
ン２２はＡゲート群３０からの制御点ライン５０
とＢゲート群３１からの制御ライン５１の両方に
結合されている。従つて、命令レジスタ２０はＡ
クロツク・パルスまたはＢクロツク・パルスのい
ずれかの間にロードされる。 ここで重要なことは各々のマイクロワードが複
数ビツトのPLA出力ストローブ・フイールドを
含むことである。これはそれぞれのPLA出力バ
ツフア３２乃至３４および４０乃至４２の各種の
PLA出力ストローブ信号S1、S2、SA、SB、SC
およびSDを生成するのに使用されるビツト有意
の制御フイールドである。これらのストローブ信
号はそれぞれの制御レジスタ機構に入力される次
のPLAを選択する。“Ａクロツク”PLA２４，２
６および２８からのマイクロワードおよび“Ｂク
ロツク”PLA２５，２７および２９からのマイ
クロワードは、別個の制御レジスタおよびデコー
ダの機構のそれぞれによつて処理されるから、マ
イクロワードのPLAストローブ・フイールドに
おける同じビツト位置は“Ａクロツク”PLAス
トローブおよび“Ｂクロツク”PLAストローブ
の両方を与えるのに使用できる。特に、“Ａクロ
ツク”PLA２４，２６および２８によつて生成
された各々のマイクロワードのPLAストロー
ブ・フイールドの第１のビツト位置はＡゲート群
３０の出力に現われるS1ストローブ信号を与え
るのに使用される。同様に、“Ｂクロツク”PLA
２５，２７および２９からのマイクロワードの
各々のPLAストローブ・フイールドの第１のビ
ツト位置はＢゲート群３１の出力に現われるS2
ストローブ信号を生成するのに使用される。同様
に、“Ａクロツク”マイクロワードのストロー
ブ・フイールドの第２のビツト位置はストローブ
信号SAを生成するのに使用され、“Ｂクロツク”
マイクロワードのストローブ・フイールドの第２
のビツト位置はストローブ信号SBを生成するの
に使用される。同様に、“Ａクロツク”および
“Ｂクロツク”のストローブ・フイールドの第３
のビツト位置はそれぞれ、ストローブ信号SCお
よびSDを生成するのに使用される。 ３つの個々のストローブ信号制御点ラインS1、
SAおよびSCはＡゲート群３０の３つの個々の出
力からPLA出力バツフア３２，３３および３４
のそれぞれの制御端子に通じる。図面を簡単にす
るため、これらの３つの制御点ラインは複数ライ
ン・バス５２に含まれているものとして示され
る。同様に、３つの個々のストローブ信号制御点
ラインS2、SBおよびSDはＢゲート群３１の３つ
の個々の出力からPLA出力バツフア４０，４１
および４２のそれぞれの制御端子に通じる。図面
を簡単にするため、これらの３つの制御点ライン
は複数ライン・バス５３に含まれているものとし
て示される。 第６．１〜６．３図で、ストローブ信号制御点
ラインS1、S2、SA、SB、SCおよびSDに加えら
れたPLA出力ストローブ・パルスの相対的タイ
ミング関係が示される。S1ストローブ・パルス
はＣデコードPLA２８から得られたCPマイクロ
ワードによつて生成される。前の命令Ｎ−１のマ
イクロワード・サイクル１７の間、このCPマイ
クロワードがアクテイブになり、制御点信号を生
成する。このS1ストローブ・パルスはPLA出力
バツフア３２をイネーブルし、第１サイクル
PLA２４の出力に現われるマイクロワードをL1
レジスタ３５ａに供給する。このマイクロワード
は前記マイクロワード・サイクル１７の間に生じ
るＡクロツク・パルスによつてL1レジスタ３５
ａにロードされる。次のマイクロワード・サイク
ル、すなわちサイクル１８の間に生じるＢクロツ
ク・パルスによつて前記マイクロワードはL2レ
ジスタ３５ｂにロードされる。次に、前記マイク
ロワードはＡデコーダ３７を駆動する。後続する
Ａクロツク・パルス（命令Ｎのマイクロワード・
サイクル１の間に生じる）はＡゲート群３０をイ
ネーブルし、前記第１サイクルPLAマイクロワ
ードによつて生成された制御点信号がデータ・プ
ロセツサ１０を制御するアクテイブな制御点信号
になる。これは第６．１〜６．３図の“アクテイ
ブなマイクロワード”の横列にある1Pで指示さ
れる。 第６．１〜６．３図で示すように、この1Pマ
イクロワードのPLAストローブ・フイールドは
SAストローブ・パルスを生成する。このSAスト
ローブ・パルスはPLA出力バツフア３３に加え
られ、ＡデコードPLA２６の出力に現われるマ
イクロワードを選択してL1レジスタ３５ａにロ
ードする。このマイクロワードが命令Ｎのマイク
ロワード・サイクル３の間にアクテイブになり、
制御点信号を生成すると、SCストローブ・パル
スが生成され、PLA出力バツフア３４に供給さ
れてＣデコードPLA２８からのマイクロワード
を選択する。このようにして、“Ａクロツク”
PLA２４，２６および２８の中の特定の１つか
らのマイクロワードはＡ制御レジスタ機構３５に
送られる次の“Ａクロツク”PLAを選択する。
従つて、“Ａクロツク”PLAからのマイクロワー
ドのマルチプレツクス動作はマイクロワード自身
によつて制御される。 “Ｂクロツク”PLA２５，２７および２９か
らのマイクロワードの場合も、対応するタイプの
マイクロワード・マルチプレツクス動作が行なわ
れ、“Ｂクロツク”のマチプレツクス動作は“Ａ
クロツク”PLA２４，２６および２８のマルチ
プレツクス動作とインタリーブされる。すなわ
ち、“Ａクロツク”PLAのストローブ・パルス
S1、SAおよびSCがＡクロツクの間に生成される
のに対し、“Ｂクロツク”PLAのストローブ・パ
ルスS2、SBおよびSDはＢクロツクの間に生成さ
れる。各々の“Ｂクロツク”マイクロワードはＢ
制御レジスタ機構４３に送られる次の“Ｂクロツ
ク”PLAを選択する。 次に、入力信号を各種のPLA２４乃至２９に
供給する機構およびPLA２４乃至２９の各々が
どのようにして出力に異なるマイクロワードを生
成するかについて説明する。データ・フロー装置
１１の命令レジスタ２０に新しいプロセツサ命令
をロードするところから説明を行なう。これは前
のプロセツサ命令の再開始制御パルスS0の発生
後から、新しいプロセツサ命令の再開始制御パル
スS0発生の２マイクロワード・サイクル前まで
の間の任意の時点で行なうことができる。Ｂデコ
ーダ４５からＢゲート群３１を介して延びる制御
点ライン５４に再開始制御パルスS0が現われる。
第６．１〜６．３図に示すように、この再開始制
御パルスS0は前のプロセツサ命令の最後から２
つ手前のマイクロワード・サイクルの間にアクテ
イブのマイクロワードによつて生成される。プロ
セツサ命令Ｎの再開始制御パルスS0は前の命令
Ｎ−１のマイクロワード・サイクル１６の間に生
成される。次のプロセツサ命令Ｎ＋１の再開始制
御パルスS0はプロセツサ命令Ｎのマイクロワー
ド・サイクル８の間に生じる。 PLA２４乃至２９の各々はダイナミツクまた
はクロツクPLAである。これらのPLAの内部ク
ロツク・タイミングは第６．１〜６．３図の下部
に示されており、PLA２４乃至２９の各々はC1、
C2、C3およびC4からなる、いわゆる４フエー
ズ・クロツクによつて駆動される。これらの
PLAの内部タイミングはPLAの入力を変更する
適当な時間を決定する際に考慮されなければなら
ない。 例として、命令レジスタ２０にロードされたプ
ロセツサ命令のワードが16ビツトのワードである
ものとする。複数ワードのプロセツサ命令の場
合、命令レジスタ２０にロードされるのは命令の
第１のワードである。命令レジスタ２０の命令ワ
ードの16ビツトのすべてはバス２１を介して制御
装置１４のエンコードPLA５５に供給される。
命令レジスタ２０の命令ワードの有効なOPコー
ド部分に対応する、より少ないビツト数がバス２
１およびバス５６を介して第１および第２サイク
ルPLA２４および２５の入力に供給される。
PLAの入力はPLAのANDアレイ部分への入力ラ
インを意味する。 第１サイクルPLA２４はPLA２４の内部C2ク
ロツクの間にバス５６に現われる有効なOPコー
ド・ビツトに応答する。第６．１〜６．３図に示
す命令Ｎの場合、このC2は前の命令Ｎ−１のマ
イクロワード・サイクル１５間に生じる。第１サ
イクルPLA２４の内部タイミングは第６．１〜
６．３図で内部タイミング1Pの右方に表わされ
ている。所要のOPコード・ビツトは1Pすなわち
第１サイクルPLA２４に対する前記C2時刻に入
力のバス５６上に安定した状態で存在しなければ
ならない。バス５６のOPコード・ビツトに応答
して、第１サイクルPLA２４は前もつて組込ま
れている多くのマイクロワードの特定の１つを出
力する。出力されたマイクロワードは命令Ｎの第
１マイクロワード・サイクルで適当な制御動作を
与えるように構成すなわち符号化される。プロセ
ツサ命令セツト全体にある各種のプロセツサ命令
はグループに分類され、全く同じ第１サイクル制
御動作がグループの各構成員に必要であるので、
第１サイクルPLA２４にあるマイクロワード数
はプロセツサ命令セツト全体の異なるプロセツサ
命令の全数よりも少ない。 選択されたマイクロワードは第１サイクル
PLA２４の内部タイミングC4の間にPLA２４の
出力で有効になる。同じ内部のタイミングの間
に、ストローブ・パルスS1がPLA出力バツフア
３２に供給され、この選択された第１サイクル・
マイクロワードがL1レジスタ３５ａにロードさ
れる。前に説明したように、この第１サイクル・
マイクロワードは命令Ｎのマイクロワード・サイ
クル１の間に（これは制御点信号がＡゲート群３
０を通過している時刻である）、有効になつてデ
ータ・プロセツサ１０を制御する。 同様に、第２サイクルPLA２５はバス５６上
のOPコード・ビツトに応答し、命令レジスタ２
０に駐在するプロセツサ命令の第２マイクロワー
ド・サイクルに対する適当なマイクロワードを選
択する。第２サイクルPLA２５の内部タイミン
グは第６．１〜６．３図の内部タイミング2Pに
よつて示されている。第２サイクルPLA２５は
C2の間に有効なOPコード・ビツトを取込み、こ
れらのOPコード・ビツトによつて選択された特
定のマイクロワードをC4の間に出力する。この
C4の間に生じるストローブ・パルスS2はPLA出
力バツフア４０をイネーブルし、選択された第２
サイクル・マイクロワードがL1レジスタ４３ａ
に転送される。第１サイクルPLA２４の場合と
同様に、第２サイクルPLA２５はプロセツサ命
令セツト全体にある命令数よりも少ない命令数を
含む。 第１および第２サイクルPLA２４および２５
だけが各々のプロセツサ命令の実行に必要な２つ
のマイクロワードを最初の２つのマイクロワー
ド・サイクルに対して提供する。各々のプロセツ
サ命令のマイクロワードの残りの部分はＡ、Ｂ、
ＣおよびＤデコードPLA２６乃至２９によつて
提供される。 Ａ、Ｂ、ＣおよびＤデコードPLA２６乃至２
９はエンコードPLA５５およびシーケンス・カ
ウンタ５７から入力駆動信号を受取る。シーケン
ス・カウンタ５７は複数ステージの２進カウンタ
ーである。説明を簡単にするため、エンコード
PLA５５は、いわゆる“スタテイツク”PLAで
あり、内部クロツク信号を必要としないものとす
る。エンコードPLA５５によつて、その入力に
供給されたプロセツサ命令にあるビツト数よりも
少ないビツト数を有する命令識別（ID）番号が
出力に生成される。本発明の代表的な実施例で
は、エンコードPLA５５の入力に供給されるプ
ロセツサ命令ワードは16ビツトを含むのに対し、
エンコードPLA５５の出力に現われる命令ID番
号は11ビツトを含む。このビツト数の減少によつ
て、デコードPLA２６乃至２９の各々に必要な
ANDアレイ入力ライン数が減少し、従つてデコ
ードPLAのサイズが小さくなる。エンコード
PLA５５の出力に生成された命令ID番号の各々
は、それを生成した特定のプロセツサ命令を表わ
し、デコードPLA２６乃至２９に対して、実行
される特定のプロセツサ命令を識別する。サイズ
に関しては、エンコードPLA５５はデコード
PLA２６乃至２９のどのサイズに比較しても相
対的に小さい。また、プロセツサ命令セツトの符
号化に応じて、エンコードPLA５５の使用が、
あるタイプのデータ・プロセツサにとつて必要で
はないことがある。 エンコードPLA５５の出力に現われる命令ID
番号は再開始制御パルスS0によつてバツフア・
レジスタ５８にロードされる。バツフア・レジス
タ５８のID番号はデコードPLA２６乃至２９に
よるそれぞれのＡ、Ｂ、ＣおよびＤマイクロワー
ド生成の期間中は一定に保持される。シーケン
ス・カウンタ５７はバツフア・レジスタ５８に命
令ID番号をロードする同じ再開始制御パルスS0
によつて０にリセツトされる。一般に、シーケン
ス・カウンタ５７は与えられたプロセツサ命令の
実行の間、一定間隔で増分され、デコードPLA
２６乃至２９の各々がイネーブルされ、マイクロ
ワードのシーケンスを生成する。一般に、バツフ
ア・レジスタ５８の命令ID番号はベース・アド
レス、すなわち与えられたデコードPLAにおけ
るマイクロワードのグループの開始アドレスを与
え、シーケンス・カウンタ５７は選択されたグル
ープにおける個々のマイクロワードをアクセスす
る１組の変位アドレスを与える。 デコードPLA２６乃至２９はマイクロワード
のシーケンスＡ−Ｂ−Ｃ−Ｄを生成するから、シ
ーケンス・カウンタ５７はシーケンスＡ−Ｂ−Ｃ
−Ｄごとにカウントが１増分される。本実施例で
は、これはシーケンスＡ−Ｂ−Ｃ−ＤごとにＢゲ
ート群３１から１回出るPLAストローブ・パル
スによつて行なわれる。 ５．１および５．２図に示すように、バツフ
ア・レジスタ５８の命令ID番号はＡ、Ｂ、Ｃお
よびＤデコードPLA２６乃至２９の各々の第１
の入力のセツトに並列に供給される。シーケン
ス・カウンタ５７のシーケンス・カウントの値
は、ＡおよびＢデコードPLA２６および２７の
各々の第２の入力のセツトに直接に供給される。
同じシーケンス・カウントの値はバツフア・レジ
スタ５９を介してＣおよびＤデコードPLA２８
および２９の各々の第２の入力のセツトに（遅延
して）供給される。複数ステージのバツフア・レ
ジスタ５９はシーケンス・カウンタ５７を０にリ
セツトする同じリセツト制御パルスS0によつて
全０状態にリセツトされる。シーケンス・カウン
タ５７のカウント値すなわち番号値はPLAスト
ローブ・パルスSCによつて一定間隔でバツフ
ア・レジスタ５９にロードされる。第６．１〜
６．３図から分るように、このSCストローブ・
パルスはシーケンス・カウンタ５７を増分する
SBストローブ・パルスよりも１マイクロワー
ド・サイクル遅く生じる。その結果、新しいシー
ケンス・カウント番号をロードする動作はシーケ
ンス・カウンタ５７でこの新しい番号の出現より
も１マイクロワード・サイクル遅れる。この１サ
イクルの遅延によつて、ＣおよびＤデコード
PLA２８および２９は変更される前の古いシー
ケンス・カウント番号に正しく応答する。 第６．１〜６．３図のPLA内部タイミングAP
で明らかなように、命令Ｎのマイクロワード・サ
イクル２の間にシーケンス・カウンタ５７を増分
するSBストローブ・パルスはＡデコードPLA２
６のC1の間に生じる。これはＡデコードPLA２
６がシーケンス・カウンタ５７からカウント値を
取込むC2の期間よりも１サイクル前である。Ｄ
デコードPLA２９のPLA内部タイミングDPに関
連して、バツフア・レジスタ５９に新しい番号を
ロードするSCストローブ信号（命令Ｎのサイク
ル３）がＤデコードPLA２９のC3の間に生じる
ことが分る。これはＤデコードPLA２９がバツ
フア・レジスタ５９からカウント値を取込むC2
の期間の１サイクル後である。従つて、Ｄデコー
ドPLA２９は第２シーケンス・カウント値がバ
ツフア・レジスタ５９にロードされる前に第１シ
ーケンス・カウント値を取込むことができる。 また、第５．１および５．２図の制御装置１４
には、再開始パルスS0、各種のPLA出力ストロ
ーブ・パルスS1、S2、SA、SB、SCおよびSD、
ならびにＡおよびＢクルツク・パルスに応答し、
PLA２４乃至２９の各々の内部タイミング・パ
ルスＣ１−Ｃ２−Ｃ３−Ｃ４を生成するのに使用
されるPLAクロツク信号PC１乃至PC９を生成す
るPLAクロツク・ロジツク機構６０が含まれて
いる。PLAクロツク・ロジツク機構６０の出力
バス６１はPLAクロツク信号PC１乃至PC９の
各々の個々のバス・ラインを含む。従つて、出力
バス６１には９バス・ラインが含まれている。こ
れらのバス・ラインの中の４本がPLA２４乃至
２９の各々の４つのタイミング・パルス入力に結
合され、異なる４本のバス・ラインのセツトが異
なるPLA２４乃至２９の各々に使用されている。
第１表はPLA２４乃至２９の異なる１つに結合
される特定のPLAクロツク・バス・ラインを示
す。従つて、例えば、クロツク・バス・ライン
PC１，PC２，PC３およびPC４は第１サイクル
PLA２４に結合され、それに内部タイミング・
パルスC1、C2、C3およびC4をそれぞれ与える。
第１表では更に、クロツク・バス・ラインPC２
乃至PC５が第２サイクルPLA２５に、クロツ
ク・バス・ラインPC３乃至PC６がＡデコード
PLA２６に接続される。以下、同様である。 PLAクロツク・パルスPC１乃至PC９とPLA
内部タイミングＣ１、Ｃ２、Ｃ３およびＣ４の間
の関係は第６．１〜６．３図に示されている。例
えば、第１サイクルPLA２４を考えると、クロ
ツク・パルスPC２が内部タイミング・パルスＣ
２をそれに与えるのに使用される。PC２の波形
と第１サイクルPLA２４のタイミングのパター
ン1Pとを比較すると、命令Ｎ−１のサイクル１
５および命令Ｎのサイクル７で生じるパルスPC
２はパターン1PのＣ２に対応することが分る。
しかしながら、PC２の波形が示すように、命令
Ｎのサイクル１，３および５でもタイミング・パ
ルスＣ２が生成されているが、これらのパルスＣ
２からは何も得られないから、それらは第６．１
〜６．３図に示されない。これらの不要なパルス
Ｃ２はマイクロワード・サイクル２，４および６
の間にクロツク・パルスPC１によつて生じたパ
ルスＣ１によつて直ちに除去される。 他の不要な内部クロツク・パルスはPLA２４
乃至２９の各々でPLAクロツク信号PC１乃至PC
５によつて生成される。しかしながら、これらの
不要な内部クロツク信号のタイミングによつて、
出力としてそれぞれの制御レジスタ機構（35およ
び43）に転送される瞬間にそれぞれのPLAの出
力部に現われる出力信号の有効性が影響を受ける
ことはない。従つて、不要な内部タイミング・パ
ルスは第６．１〜６．３図に示されていない。 PLAクロツク信号PC１乃至PC９は再開始パル
スS0、ストローブ・パルスS1、S2、SA、SB、
SCおよびSD、ならびにPLAクロツク・ロジツク
機構６０にある組合せロジツク回路によるＡおよ
びＢクロツク・パルスから得られる。この組合せ
ロジツク回路の状態はPC１乃至PC９の個々の波
形とS0乃至SDの波形を比較することによつて識
別可能である。特に、クロツクPC１の波形は再
開始パルスS0およびストローブ・パルスS2が発
生する間に生じるＢクロツク・パルスが削除され
る以外はＢクロツク波形と同じである。クロツク
PC２の波形はストローブ・パルスS1が発生する
間に生じるＡクロツク・パルスが削除される以外
はＡクロツク波形と同じである。クロツクPC３
の波形は再開始パルスS0とストローブ・パルス
SBのOR動作によつて得られる。クロツクPC４
の波形はストローブ波形S1およびSCのOR動作に
よつて得られる。クロツクPC５の波形はストロ
ーブ・パルスS2およびSDのOR動作によつて得
られる。クロツクPC６，PC７，PC８およびPC
９の波形はそれぞれ、ストローブ・パルスSA、
SB、SCおよびSDの波形と同じである。 〔ダイナミツクPLAの内部構成（第７．１およ
び７．２図）の説明〕 第７．１および７．２図では、第５．１および
５．２図のダイナミツクPLA２４乃至２９の
各々に使用される内部構成が示されている。第
７．１および７．２図はダイナミツクPLAの完
全な内部構成を示すものではない。多数のAND
アレイ入力ライン、プロダクト・ラインおよび
ORアレイ出力ラインの一部だけが特に示されて
いるが、ダイナミツクPLAの内部の状態および
動作を理解するのに十分である。 第７．１および７．２図で示すように、ダイナ
ミツク・プログラマブル・ロジツク・アレイはそ
れぞれのプロダクト・ライン６４乃至６７を介し
て出力のORアレイ６３に接続された入力のAND
アレイ６２を含む。これらのプロダクト・ライン
６４乃至６７はANDアレイ６２およびORアレイ
６３の両方を完全に横切つている。代表的な
ANDアレイ入力ラインは入力ライン６８乃至７
３で示されている。これらの入力ライン６８乃至
７３はプロダクト・ライン６４乃至６７と直角に
ANDアレイ６２を完全に横切つている。代表的
なORアレイ出力ラインは出力ライン７４乃至７
７で示されている。これらの出力ライン７４乃至
７７はプロダクト・ライン６４乃至６７と直角に
ORアレイ６３を完全に横切つている。 第７．１および７．２図に示すPUAはLSIチツ
プ上に形成されている。第７．１および７．２図
に示すトランジスタのすべてはMOSタイプの
FETである。更に、第７．１および７．２図に
示すトランジスタの各々はエンハンスメント形の
MOS FETトランジスタである。 また、第７．１および７．２図のPLAは内部
クロツク・パルスＣ１に応答する予備充電回路を
含み、ANDアレイ６２の入力ライン６８乃至７
３の各々を所定の正電圧レベルに予備充電する。
この予備充電回路は正電圧ソース＋Ｖと入力ライ
ン６８乃至７３と各々の間に直列に個々に接続さ
れているトランジスタ８０乃至８５を含む。入力
ライン６８乃至７３の各々が充電される所定の電
圧レベルは、トランジスタ８０乃至８５の１つの
導通時の電圧降下量を＋Ｖから引いた値にほぼ等
しい。トランジスタ８０乃至８５は、これらのト
ランジスタのゲート端子の各々に同時に加えられ
る正のクロツク・パルスＣ１によつて導電状態に
なる。 更に、第７．１および７．２図のダイナミツク
PLAは複数の２進信号の入力ライン８８を入力
ライン６８乃至７３に接続するビツト分解回路８
６および有効化回路８７を含む。ビツト分割回路
８６には２進信号の入力ライン８８のそれぞれの
ラインに個々に結合された複数のインバータ８
９，９０および９１が含まれ、その入力ラインに
現われる２進信号の補数の２進出力信号が与えら
れる。従つて、入力ライン８８の各々は２つの出
力ラインに分かれ、その一方には入力信号の真の
値が現われ、他方には入力信号の補数の値が現わ
れる。従つて、例えば、ビツト１の入力ライン８
８は２つの出力ライン９２および９３に分かれ、
出力ライン９２にはビツト１の入力信号の真の値
が現われ、出力ライン９３にはビツト１の入力信
号の補数の値が現われる。このビツト分割の形式
は“シングル・ビツト”分割と呼ばれる。 ビツト分割回路８６からの各々の出力ラインは
個々の有効化回路８７を介してANDアレイ６２
の入力ライン６８乃至７３の異なる１つに接続さ
れる。ビツト分割回路８６の出力ライン９２の有
効化回路８７は直接接続のトランジスタ９４およ
び９５で表わされ、トランジスタ９５のドレイン
端子は入力ライン６８に結合され、トランジスタ
９４のソース端子は接地される。ビツト分割回路
８６の出力ライン９３の有効化回路８７は直列接
続のトランジスタ９６および９７で表わされ、ト
ランジスタ９７のドレイン端子は入力ライン６９
に接続され、トランジスタ９６のソース端子は接
地される。ビツト分割回路８６の残りの出力ライ
ンの有効化回路８７も前記と同様に構成されてい
る。 有効化回路８７はそのPLAに対する正の内部
タイミング・パルスＣ２によつてアクテイブ化さ
れる。このタイミング・パルスＣ２は直列接続さ
れた対のトランジスタの中の下位のトランジスタ
のゲート端子に同時に印加され、直列接続された
対のトランジスタの中の上位のトランジスタのゲ
ート端子の２進値が１の場合には、入力ライン６
８乃至７３は設置されて放電する。従つて、タイ
ミング・パルスＣ２の間に、トランジスタ９４の
ゲート端子が高い電圧レベルの場合にはANDア
レイ６２の入力ライン６８は放電される。この場
合、Ｃ２の間にトランジスタ９４および９５はと
もに導電状態となり、入力ライン６８を接地して
放電回路が形成される。これに対して、トランジ
スタ９４のゲート端子の信号が低い電圧レベルの
場合には、Ｃ２の間にトランジスタ９４は非導電
状態のままであり、入力ライン６８は予備充電さ
れた高い電圧レベルを保持する。 信号レベルの高低によつて、有効化回路８７は
信号反転動作を与える。従つて、ANDアレイ６
２の入力ライン６８上の信号レベルはビツト分割
回路８６の出力ライン９２上の信号レベルの反転
された値、すなわち補数値である。このように、
入力ライン６９，７１および７３上の信号レベル
はそれぞれ、ビツト１、ビツト２およびビツト３
の入力信号レベルの真値に相当する。これに対し
て、入力ライン６８，７２上の信号レベルはそれ
ぞれ、ビツト１、ビツト２およびビツト３の入力
信号レベルの補数値に相当する。 入力ライン６８乃至７３とプロダクト・ライン
６４乃至６７の間の論理関係はANDアレイ６２
のパターンの具体化によつて決められ、前記具体
化はプロダクト・ライン６４乃至６７が設置され
る回路を形成するそれぞれのトランジスタの位置
およびゲート接続によつて決められる。ANDア
レイ６２を具体化するトランジスタとしてトラン
ジスタ１００乃至１０８が示されている。トラン
ジスタ１００乃至１０８の位置およびゲート接続
はANDアレイ６２によつて与えられる論理的機
能を決定する。第７．１および７．２図に示す特
定の具体化パターンは、制御装置１４にある与え
られたPLAで生成されたマイクロワードと関連
を有することを意図するものではなく、単に、
PLAの動作の説明上選択された任意のパターン
である。 また、予備充電および有効化（選択放電）のシ
ーケンスがプロダクト・ライン６４乃至６７に与
えられている。プロダクト・ライン６４乃至６７
の予備充電回路にはトランジスタ１１０乃至１１
３が含まれ、プロダクト・ライン６４乃至６７の
それぞれを正電圧ソース＋Ｖに接続する。トラン
ジスタ１１０乃至１１３は内部タイミング・パル
スＣ２によつて同時にイネーブルされ、プロダク
ト・ライン６４乃至６７の各々を電圧レベル＋Ｖ
からトランジスタ１１０乃至１１３の１つの導電
時の電圧降下分を減じた値にほぼ等しく予備充電
する。 プロダクト・ライン６４乃至６７の有効化回路
はトランジスタ１１４および１１５を含み、トラ
ンジスタ１１４および１１５は、導電時、トラン
ジスタ１００乃至１０８を接地する。トランジス
タ１１４および１１５は正の内部タイミング・パ
ルスＣ３によつて導電状態になる、従つて、プロ
ダクト・ライン６４乃至６７はＣ３の間有効化さ
れる。 例えば、プロダクト・ライン６４の有効化を考
えると、トランジスタ１００，１０１および１０
２のいずれかのゲート端子がＣ３で高いレベル
（予備充電されたレベル）であれば、そのトラン
ジスタおよびトランジスタ１１４の導電によつて
プロダクト・ライン６４は低いレベルに放電され
る。エンハンスメント形FETトランジスタのゲ
ート端子が高いレベルのとき、このトランジスタ
は導電状態になる。それに対して、トランジスタ
１００，１０１および１０２の各々のゲート端子
がＣ３で低いレベルの場合には、これらのトラン
ジスタは非導電状態のままであり、プロダクト・
ライン６４は放電されない。 プロダクト・ライン上の有効化された信号は、
プロダクト・ラインに結合されているANDアレ
イ・トランジスタのゲート端子に送られた入力信
号のすべてのNORの組合せを表わす。第７．１
および７．２図で、プロダクト・ライン６４上の
有効化された信号の値は論理関係１＋２＋３を表
わす（１、２および３はビツト１、ビツト２およ
びビツト３の入力信号をそれぞれ表わし、＋記号
はOR機能を表わす）。これは論理関係“１・
２・３”と等価である（ドツト記号はAND機能
を表わす）。従つて、ビツト１、２および３がコ
ード・パターン“111”を有する場合、プロダク
ト・ライン６４上の有効化された信号レベルは高
いレベルである。ビツト１、２および３の中のど
れかが０の値を有する場合には、プロダクト・ラ
イン６４上の有効化された信号レベルは０（低い）
レベルである。 プロダクト・ライン６５の論理関係は１・２で
あり、プロダクト・ライン６６の論理関係は１で
ある。また、プロダクト・ライン６７の論理関係
は１・２・３である。従つて、プロダクト・ライ
ン６５の有効化された信号レベルは、入力ビツト
のパターンが“10X”の場合には高いレベルであ
り、そうでない場合には低いレベルである。“Ｘ”
は“ドントケア”状態を表わす。“ドントケア”
はこの特定のビツトの値が結果に影響しないこと
を意味し、第７．１および７．２図に示すプロダ
クト・ライン６５の場合には、入力ビツト３がプ
ロダクト・ライン６５上の有効化された信号値の
決定に関与しないことを示す。 プロダクト・ライン６６上では、入力ビツトの
パターンが“0XX”の場合に、有効化された高
い信号レベルが生成される。プロダクト・ライン
６７上では、入力ビツトのパターンが“011”の
場合に、有効化された高い信号レベルが生成され
る。これらの入力ビツトのパターンがいずれも存
在しない場合には、プロダクト・ライン６６およ
び６７の各々はＣ３で低いレベルに放電される。 ANDアレイ６２に関連して重要なことは、入
力ライン８８の入力ビツト・パターンが、プロダ
クト・ライン６４乃至６７のいずれが、もしある
とすれば、アクテイブ状態にされるかを決定する
ということである。例えば、あるプロダクト・ラ
インのアクテイブ状態が高いレベルの状態である
ものとすれば、入力ビツトのコードが、プロダク
ト・ライン６４乃至６７のいずれが、もしあると
すれば、Ｃ３およびその直後の有効化の間に高い
レベルを保持しうるかを決定する。Ｃ３でプロダ
クト・ライン６４乃至６７上に確立された有効化
信号レベルは、プロダクト・ライン６４乃至６７
の次の予備充填まで有効である。次の予備充電は
後続するタイミング・パルスＣ２が存在している
間に行なわれる。 ORアレイ６３はプロダクト・ライン６４乃至
６７上の有効化信号値に応答し、ORアレイ６３
の出力ライン７４乃至７７上にマイクロワードの
ビツト・パターンを生成する。これはORアレイ
６３の適切な具体化によつて行われる。前記具体
化は出力ライン７４乃至７７が設置される回路を
形成するそれぞれのトランジスタの位置およびゲ
ート結合によつて決定される。ORアレイ６３を
具体化するトランジスタとしてトランジスタ１１
６乃至１２１が示されている。第７．１および
７．２図に示される特定の具体化パターンは単に
説明上のものであり、制御装置１４のPLA２４
乃至２９にずれかによつて生成されたマイクロワ
ードと関連を有することを意図するものではな
い。 また、予備充電および有効化（選択放電）のシ
ーケンスがORアレイ６３の出力ライン７４乃至
７７で使用されている。出力ライン７４乃至７７
の予備充電回路はトランジスタ１２２乃至１２５
を含み、これらのトランジスタのソース端子はそ
れぞれ、出力ライン７４乃至７７の各々に結合さ
れ、同じくドレイン端子は正電圧ソース＋Ｖに接
続される。トランジスタ１２２乃至１２５のゲー
ト端子は内部タイミング・パルスＣ３によつて同
時にアクテイブ化され、出力ライン７４乃至７７
の各々を同時に予備充電する。出力ライン７４乃
至７７の各々は電圧レベル＋Ｖからトランジスタ
１２２乃至１２５の１つの導電時の電圧降下を減
じた値にほぼ等しい電圧レベルに予備充電され
る。 出力ライン７４乃至７７の有効化回路はトラン
ジスタ１２６および１２７を含む。トランジスタ
１２６および１２７はそれらのゲート端子に同時
に現われる正のタイミング・パルスＣ４によつて
同時に導電状態になる。トランジスタ１２６およ
び１２７は導電中、トランジスタ１１６乃至１２
１に接地放電回路を与える。従つて、例えば出力
ライン７４で、トランジスタ１１６および１２０
のいずれかがＣ４で導電状態の場合、出力ライン
７４は前記導電中のトランジスタおよびトランジ
スタ１２６を介して放電される。トランジスタ１
１６および１２０のいずれも導電状態ではない場
合、出力ライン７４はＣ４およびその直後におい
て予備充電された高いレベルに保持される。 出力ライン７４乃至７７の各々にある出力信号
は、出力ラインに接続されているORアレイ・ト
ランジスタのゲート端子に供給される入力信号の
NORの組合せを表わす。従つて、例えば、出力
ライン７４上の出力信号はトランジスタ１１６お
よび１２０のゲート端子に供給された入力信号の
NORの組合せを表わす。もちろん、これらの入
力信号はそれぞれ、プロダクト・ライン６４およ
び６６上に現われる信号である。Ｃ４で出力ライ
ン７４乃至７７上に確立された有効化信号値は、
次のタイミング・パルスＣ３が現われるまで、出
力ライン７４乃至７７上に保持され、その時点で
出力ライン７４乃至７７は再び予備充電される。 出力ライン７４乃至７７はそれぞれ、第７．１
および７．２図で“PLA出力バス”と表示され
た複数ラインの信号バスのそれぞれのラインに出
力バツフア１３０乃至１３３を介して接続され
る。従つて、出力ライン７４は出力バツフア１３
０を介してPLA出力バスのビツト１のラインに
結合され、出力ライン７５は出力バツフア１３１
を介してPLA出力バスのビツト２のラインに結
合される。以下同様。出力バツフア１３０乃至１
３３の各々は同じ内部構造を有する。出力バツフ
ア１３０乃至１３３はストローブ・ライン１３４
を介して出力バツフア１３０乃至１３３の各々に
供給されるPLA出力ストローブ・パルスによつ
て同時にイネーブルされる、出力バツフア１３０
乃至１３３は、イネーブルされると、出力ライン
７４乃至７７上に現われる信号パターンに対応す
る信号パターンをPLA出力バス上に生成する。
これらの出力バツフアの代表的な内部構造および
動作については後に詳細に説明する。 第７．１および７．２図のPLAの内部タイミ
ング・パルスＣ１，Ｃ２，Ｃ３およびＣ４のタイ
ミング関係は第８図に示されている。これらはオ
ーバラツプしないパルスで、Ｃ１パルスの後縁と
Ｃ２パルスの前縁の間、Ｃ２パルスの後縁とＣ３
パルスの前縁の間、およびＣ３パルスの後縁とＣ
４パルスの前縁の間には、それぞれ小さなギヤツ
プがある。Ｃ１乃至Ｃ４パルスの各々の期間は正
のＡおよびＢクロツク・パルスの各々の期間と同
じで、約50ナノ秒である。第８図に示すＣ１，Ｃ
２，Ｃ３およびＣ４パルスのシーケンスは第６．
１〜６．３図のタイミング図の下部に示すように
反復実行される。第６．１〜６．３図に示すよう
に、1P乃至DPのそれぞれのPLAに対するＣ１乃
至Ｃ４シーケンスは互いに期間的に変位してい
る。 第２表は内部タイミング、すなわちクロツク・
パルスＣ１，Ｃ２，Ｃ３およびＣ４の各々によつ
て与えられる内部PLA機能を示す。この表に示
すように、オーバラツプしている予備充電および
有効化シーケンスはANDアレイ入力ライン、プ
ロダクトラインおよびORアレイ出力ラインに対
して与えられる。これらの予備充電および有効化
シーケンスはダイナミツクPLAを通じて“デー
タ”を移動する。スタテイツクPLAに比し、ダ
イナミツクPLAの主要な利点は等価的なスタテ
イツクPLAよりも電力消費がかなり少ないこと
である。 第５．１および５．２図に示す制御装置１４の
ダイナミツクPLA２４乃至２９の各々は、一般
に第７．１および７．２図に示すように、同じ内
部構造である。前に説明したように第５．１およ
び５．２図の実際のPLA２４乃至２９の各々は、
第７．１および７．２図のPLAに示すよりもか
なり多数の入力ライン（ANDアレイの）、プロダ
クト・ラインおより出力ライン（ORアレイの）
を有する。それでも、第２表に示すオーバラツプ
している予備充電および有効化シーケンスを使用
する動作方法は同じである。 第５．１および５．２図に示す制御装置１４で
使用するため、第７．１および７．２図に示すよ
うなPLAを構成する直截の方法はANDアレイ
で、PLAへの特定の入力ビツトの各々がプロダ
クト・ラインの異なる１つをアクテイブにするよ
うに、具体化トランジスタを位置決定し、結合す
ることである。出力ORアレイにおける具体化ト
ランジスタは、与えられたプロダクト・ラインが
アクテイブ化されたとき、ORアレイの出力ライ
ンに正しいマイクロワードのビツト・パターンが
生成されるように、位置決定され、結合される。
この方法による場合、個々のプロダクト・ライン
に沿つたORアレイのトランジスタの存在および
不在は、異なるマイクロワードのビツト・パター
ンを与えるものとみなされ、ANDアレイによつ
て特定のプロダクト・ラインをアクテイブにする
ことは、ORアレイの出力ラインに出力するため
ORアレイが定義するマイクロワードの特定の１
つを選択するものとみなされる。従つて、AND
アレイに対する各々の入力ビツト・コードは特定
のプロダクト・ラインを選択し、選択されたプロ
ダクト・ラインによつて特定のマイクロワードが
ORアレイの出力に供給される。 実施例によつては、より複雑なANDアレイお
よびORアレイの具体化パターンを使用してプロ
ダクト・ラインの所要数を減少する、従つて
PLAの全体の大きさを減少することができる。 〔PLA出力バス機構（第９図）の説明〕 第９図はPLA出力バス３６、PLA出力バツフ
ア３２，３３および３４、ならびにそれに接続さ
れるＡ制御レジスタ機構３５を詳細に示す。第９
図に示す素子のすべては同じICチツプ上に形成
される。第９図に示す機構は複数のダイナミツク
PLA２４，２６および２８からORアレイの出力
ライン１３５，１３６および１３７の個々のセツ
トを複数ラインのPLA出力バス３６の同じバ
ス・ラインのセツト（ビツト１〜Ｎ）に結合する
IC機構を含む。PLA出力バス３６のバス・ライ
ンは複数ステージ受領レジスタであるＬ１レジス
タ３５ａの異なるステージの入力ラインに個々に
接続される。 PLA出力バツフア３２，３３および３４の
各々は複数の出力バツフア・ステージを含む。従
つて、PLA出力バツフア３２は複数のバツフ
ア・ステージ１４０ａ〜１４０ｎ、PLA出力バ
ツフア３３は複数のバツフア・ステージ１４１ａ
〜１４１ｎ、PLA出力バツフア３４は複数のバ
ツフア・ステージ１４２ａ〜１４２ｎをそれぞれ
含む。PLA出力バス３６はバス・ライン１４３
ａ〜１４３ｎを含む。Ｌ１レジスタ３５ａは複数
のレジスタ・ステージ１４４ａ〜１４４ｎを含
む。PLA出力バツフア３２，３３および３４の
各々の“ａ”バツフア・ステージ１４０ａ，１４
１ａおよび１４２ａは同じ１つのPLAバス・ラ
イン、すなわち“ａ”バス・ライン１４３ａに結
合されている。“ａ”バス・ライン１４３ａはＬ
１レジスタ３５ａのレジスタ・ステージ１４４ａ
に結合されている。これらの接続関係は“ｂ”〜
“ｎ”のバツフア・ステージについても同様であ
り、“ｂ”〜“ｎ”のバス・ラインは“ｂ”〜
“ｎ”のレジスタ・ステージに結合される。 また、Ｌ１レジスタ35aはバス・ライン１４３
ａ〜１４３ｎの各々を最初のタイミング・パルス
で予備充電する予備充電回路を含む。すなわち、
個々のレジスタ・ステージ１４４ａ〜１４４ｎの
各々はそれぞれ、バス・ライン１４３ａ〜１４３
ｎの対応するラインを予備充電する予備充電回路
を含む。これらの個々の予備充電回路はＬ１レジ
スタ３５ａに供給されるＢクロツク・パルスによ
つて最初、すなわち予備充電のタイミング・パル
スで同時にアクテイブ化される。バス・ライン１
４３ａ〜１４３ｎはPLA２４，２６および２８
のいずれかの出力ラインの有効化の前の期間に予
備充電される。 与えられたPLAの出力のバツフア・ステージ
は前記PLAのストローブ信号に応答し、２番目
の期間に、出力ラインが特定の２進値であるバ
ス・ラインを放電する。従つて、例えば、第１サ
イクルPLA２４の出力のバツフア・ステージ１
４０ａ〜１４０ｎは前記PLA２４のストローブ
信号Ｓ１に応答し、出力ライン１３５ａ〜１３ｎ
が特定の２進値であるバス・ライン（PLA出力
バス３６の）を、２番目の期間に放電する。バ
ス・ライン１４３ａ〜１４３ｎの選択放電はＡク
ロツク・パルスの間に行われる。この選択放電に
よつて、第１サイクルPLA２４によつて出力中
のものと同じビツト・パターンがPLA出力バス
３６上に生成される。PLA出力バス３６上のビ
ツト・パターンは、バス・ライン１４３ａ〜１４
３ｎが選択放電される同じＡクロツク・パルスの
間にＬ１レジスタ３５ａにロードされる。 バス・ライン１４３ａ〜１４３ｎはその後、レ
ジスタ・ステージ１４４ａ〜１４４ｎの各々にあ
る個々の予備充電回路に並列に供給される後続の
Ｂクロツク・パルスによつて再び予備充電され
る。これによつて、PLA出力バス３６は次の
PLAすなわちＡデコードPLA２６からマイクロ
ワード・ビツト・パターンを次のＡクロツク・パ
ルスの間に受取る。このように、PLA出力バス
では予備充電と選択放電が連続して行なわれる。 レジスタ・ステージ１４４ａ〜１４４ｎの個々
の出力はL2レジスタ３５ｂのレジスタ・ステー
ジ１４５ａ〜１４５ｎの対応する１つの入力にそ
れぞれ結合される。Ｂクロツク・パルスがレジス
タ・ステージ１４５ａ〜１４５ｎの個々のロード
制御端子に同時並列に供給され、Ｌ１レジスタタ
３５ａに駐在するマイクロワード・ビツト・パタ
ーンはＢクロツク・パルスの間にＬ２レジスタ３
５ｂにロードされる。レジスタ・ステージ１４５
ａ〜１４５ｎの各々の真および補数の出力がＡデ
コーダ３７に接続されている。例えば、レジス
タ・ステージ１４５ａの真および補数の出力は出
力ライン１４６および１４７に現われる。 Ｌ１およびＬ２レジスタ３５ａおよび３５ｂの
ステージの代表的な実施例は後で説明する。これ
らの実施例で、Ｌ１レジスタ３５ａのステージは
ダイナミツク・レジスタのステージで、Ｌ２レジ
スタ３５ｂのステージはスタテイツク・レジスタ
のステージである。 PLA出力バス３６を構成するバス・ライン数
は完全なマイクロワード中のビツト数に等しい。
例として、このビツト数を60とすれば、PLA出
力バス３６は60バス・ラインを有する。同様に、
Ｌ１およびＬ２レジスタ３５ａおよび３５ｂの
各々は60のレジスタ・ステージを含み、それぞれ
のレジスタ・ステージがPLA出力バス３６の
各々のバス・ラインに対応する。ＡおよびＣデコ
ードPLA２６および２８の各々は完全なマイク
ロワードを供給するように構成されている。従つ
て、PLA２６および２８の各々は60の出力ライ
ンを有し、PLA出力バツフア３３および３４の
各々は60のバツフア・ステージを含む。前に説明
したように、第１サイクルPLA２４が完全なマ
イクロワードを供給する必要はない。その代り、
第１サイクルPLA２４は、完全なマイクロワー
ドの制御フイールドのいくつかが省略されている
部分的マイクロワードを供給する。従つて、第１
サイクルPLA２４に必要な出力ライン数は60よ
りも少なく、PLA出力バツフア３２のバツフ
ア・ステージ数も60よりも少ない。従つて、
PLA出力バス３６のバス・ラインのいくつかは
PLA出力バツフア３２から出力を受取らない。
例として、第１サイクルPLA２４は20の出力ラ
インを有することがあり、その場合、PLA出力
バツフア３２は20のバツフア・ステージを有す
る。 60ビツトを有する完全なマイクロワードの例
は、マイクロワードを生成し、処理する装置の相
対的な大きさの感覚を与えることのみを意図する
ものであつて、60という数に特別の意味はなく、
大きさの異なるマイクロワードを異なるデータ・
プロセツサで使用することは勿論可能である。 本実施例では、PLA出力バス３６に負の動作
ロジツクが使用されている。言い換えれば、
PLAのバス・ライン上の低いレベル（放電され
たレベル）が論理値“１”を表わすのに使用さ
れ、高いレベル（予備充電されたレベル）が論理
値“０”を表わすのに使用されている。 第５．１および５．２図の他のPLA出力バス
４４の出力バス機構も、異なるPLAクロツク信
号、異なるストローブ信号および異なるＡおよび
Ｂクロツク信号がPLA出力バス４４関連の対応
する素子に供給される点を除き、第９図に示すも
のと同じ構成である。前に説明したように、第２
のPLA出力バス４４およびその関連バツフアお
よびレジスタの動作は第１のPLA出力バス３６
の対応する素子の動作に対して位相が180°異な
る。 〔出力バツフアおよび制御レジスタ（第１０．１
および１０．２図）の説明〕 第１０．１および１０．２図では、第９図の出
力バツフア・ステージの１つ、Ｌ１レジスタ・ス
テージの１つおよびＬ２レジスタ・ステージの１
つの内部構成が詳細に示されている。特に、第１
０．１および１０．２図では、PLA出力バツフ
ア３２のビツト１のバツフア・ステージ１４０
ａ、Ｌ１レジスタ３５ａのビツト１のレジスタ・
ステージ１４４ａ、およびＬ２レジスタ３５ｂの
ビツト１のレジスタ・ステージ１４５ａの内部構
成が詳細に示されている。また、第１０．１およ
び第１０．２図では、他の２つのPLA出力バツ
フア３３および３４のビツト１のバツフア・ステ
ージ１４１ａおよび１４２ａがブロツクで示さ
れ、ビツト１のバス・ライン１４３ａに結合され
ている。更に、第１０．１および１０．２図で
は、第１サイクルPLA２４を経由する各種の可
能な“信号”経路の１つが詳細に示されている。
第１サイクルPLA２４を経由するこの信号経路
に関連する回路素子には、対照のため、第７．１
および７．２図のPLAの対応する回路素子に使
用されているものと同じ参照番号が与えられてい
る。第１サイクルPLA２４の代表的な信号経路
を示すことによつて、PLA内部タイミングとバ
ツフア・ステージ１４０ａ、レジスタ・ステージ
１４４ａおよび１４５ａのタイミングとを相関す
ることができる。 第１０．１および１０．２図に示すように、バ
ツフア・ステージ１４０ａによつて出力ライン１
３５ａ（第１サイクルPLA２４内では参照番号７
４で示されている）がバス・ライン１４３ａで表
わされる信号転送ラインに結合される。バツフ
ア・ステージ１４０ａは、ICチツプ上に形成さ
れ、各々が第１および第２の電流端子と、そのゲ
ート端子で示されている制御端子を有する第１お
よび第２のトランジスタ１５０および１５１を含
む。第２のトランジスタ１５１の制御すなわちゲ
ート端子は、第１サイクルPLA２４の出力ライ
ン１３５ａに接続される。更に、バツフア・ステ
ージ１４０ａはICチツプ上に形成され、第１の
トランジスタ１５０の第１の電流端子（ドレイン
端子）を第１の電圧供給点＋Ｖに結合する回路導
体を含む。また、これらの回路導体は第１のトラ
ンジスタ１５０の第２の電流端子（ソース端子）
を第２のトランジスタ１５１の第１の電流端子
（ドレイン端子）に結合する。更に、これらの回
路導体は第２のトランジスタ１５１の第２の電流
端子（ソース端子）を接地で示されている第２の
電圧供給点に結合する。 更に、バツフア・ステージ１４０ａは、ICチ
ツプ上に形成され、各々が第１および第２の電流
端子と、そのゲート端子で示されている制御端子
を有する第３および第４のトランジスタ１５２お
よび１５３を含む。また、バツフア・ステージ１
４０ａは、ICチツプ上に形成され、第３のトラ
ンジスタ１５２の第１の電流端子（ドレイン端
子）をバス・ライン１４３ａで示されている信号
転送ラインに接続する回路導体を含む。更に、こ
れらの回路導体は第３のトランジスタ１５２の第
２の電流端子（ソース端子）を第４のトランジス
タ１５３の第１の電流端子（ドレイン端子）に結
合する。また、これらの回路導体は第４のトラン
ジスタ１５３の第２の電流端子（ソース端子）を
接地で示されている第２の電圧供給点に結合す
る。 更に、バツフア・ステージ１４０ａはICチツ
プ上に形成され、第３および第４のトランジスタ
１５２および１５３の一方の制御端子、この場合
は第４のトランジスタ１５３のゲート端子を、第
１および第２のトランジスタ１５０および１５１
の接続点１５４に結合する回路導体を含む。ま
た、バツフア・ステージ１４０ａはタイミング・
パルスを第１のトランジスタ１５０の制御（ゲー
ト）端子に結合する回路を含む。この回路は、第
１サイクルPLA２４の内部タイミング・パルス
Ｃ４のソースに結合されている導体１５５を含
む。更に、バツフア・ステージ１４０ａは、第３
および第４のトランジスタ１５２および１５３の
他方の制御（ゲート）端子、この場合は第３のト
ランジスタ１５２の制御（ゲート）端子に、スト
ローブ・パルスを供給する回路を含む。この回路
は第１サイクルPLA２４のストローブ信号ライ
ンＳ１に結合されている導体１５６を含む。 レジスタ・ステージ１４４ａはダイナミツク・
レジスタ・ステージである。レジスタ・ステージ
１４４ａは、ドレイン端子が導体１６１を介して
バス・ライン１４３ａ結合され、ソース端子が導
体１６２を介してレジスタ・ステージ１４５ａの
入力回路に結合されているバス・トランジスタ
（トランジスタ１６０）を含む。トランジスタ１
６０は導体１６３を介してそのゲート端子に供給
されるＡクロツク・パルスによつて定期的に導電
状態になる。Ａクロツク・パルスが存在しないと
き、トランジスタ１６０は非導電状態であり、導
体１６２をバス・ライン１４３ａから分離する。 トランジスタ１６０が非導電状態のとき、半導
体１６２の固有容量は導体１６２上の信号値を記
憶する作用がある。従つて、レジスタ・ステージ
１４５ａがロードされるＢクロツク・パルスの期
間に、レジスタ・ステージ１４５ａの入力回路に
駆動信号が供給される。トランジスタ１６０が導
電状態のとき、導体１６２上の信号値はバス・ラ
イン１４３ａ上の信号値に追随する。バス・ライ
ン１４３ａの固有容量は導体１６２の固有容量よ
りもかなり大きい。本発明の代表的な実施例で
は、バス・ライン１４３ａのようなPLAバス・
ラインは5pF（ピコフアラツド）のオーダの容量
を有し、導体１６２は0.15pFのオーダの容量を有
する。従つて、バス・ライン１４３ａの固有容量
は導体１６２の固有容量の約33倍である。よつ
て、トランジスタ１６０が導電状態のとき、導体
１６２はバス・ライン１４３ａの信号レベルの変
化に極めて迅速に応答できる。 バス・ライン１４３ａの固有容量は、ある点で
レジスタ・ステージ１４５ａに有効な記憶素子を
提供する。特に、クロツク発生装置１５の動作が
短い期間停止した場合、バス・ライン１４３ａの
固有容量はバス・ライン１４３ａ上の信号レベル
を記憶する作用があり、それによつて、クロツク
発生装置１５の動作が再開されたとき、バス・ラ
イン１４３ａ上に有効な信号値が依然として存在
している。バス・ライン１４３ａの固有容量は前
記信号値のひどい劣化を伴なわずに数ミリ秒の範
囲内で信号値を保持できる。CPUのクロツク発
生装置の瞬間的停止は、あるタイプのデータ・プ
ロセツサ、例えば主記憶装置のタイミング信号が
別個のクロツク・ソースが得られるようなデー
タ・プロセツサで発生することがある。 レジスタ・ステージ１４４ａに含まれたPLA
バス・ライン予備充電回路は、ドレイン端子が電
圧ソース＋Ｖに係合され、ソース端子が導体１６
１を介してバス・ライン１４３ａに結合されてい
るソース・ホロワ・トランジスタ（トランジスタ
１６４）で示されている。トランジスタ１６４
は、導体１６５を介してそのゲート端子に供給さ
れるＢクロツク・パルスによつて定期的に導電状
態になる。トランジスタ１６４が導電状態のと
き、電圧ソース＋Ｖによつてバス・ライン１４３
ａは高いレベル（＋Ｖから導電時のトランジスタ
１６４の電圧降下を減じた値にほぼ等しい）に充
電される。Ｂクロツク・パルスが存在しないと
き、トランジスタ１６４は非導電状態であり、バ
ス・ライン１４３ａは電圧ソース＋Ｖから分離さ
れる。 トランジスタ１６４で示される予備充電回路は
レジスタ・ステージ１４４ａ内に所在する必要は
なく、唯一の要求事項は予備充電回路がバス・ラ
イン１４３ａに結合されることである。よりコン
パクトなICの場合には、予備充電回路がL1レジ
スタ３５のレジスタ・ステージの外に位置するこ
とがありうる。 レジスタ・ステージ１４５ａはスタテイツク・
レジスタ・ステージである。レジスタ・ステージ
１４５ａの中枢はトランジスタ１７０，１７１，
１７２および１７３を含む双安定回路である。ト
ランジスタ１７１および１７３のいずれか一方ま
たは他方が与えられた瞬間に導電状態であり、導
電状態にある特定の１つが、レジスタ・ステージ
１４５ａによつて記憶されている２進値を表わす
ように作用する。前に説明したように、パス・ラ
イン１４３ａは負の動作ロジツクを用いており、
バス・ライン１４３ａ上の低いレベルが論理値
“１”を表わす。レジスタ・ステージ１４５ａが
パス・ライン１４３ａからの論理値“１”を記憶
している場合、トランジスタ１７１が導電状態で
あり、トランジスタ１７３は非導電状態である。
これに対して、バス・ライン１４３ａからの論理
値“０”（高いレベル）を記憶している場合、ト
ランジスタ１７３が導電状態であり、トランジス
タ１７１は非導電状態である。 トランジスタ１７１および１７３はエンンスメ
ント形MOSFETトランジスタであり、トランジ
スタ１７０および１７２はデプリーシヨン形
MOSFETトランジスタである。デプリーシヨン
形トランジスタ１７０および１７２のソース端子
は、それぞれのゲート端子に結合され、所要のプ
ルアツプ動作を与える。トランジスタ１７１のド
レイン端子とトランジスタ１７３のゲート端子の
相互結合およびトランジスタ１７３のドレイン端
子とトランジスタ１７１のゲート端子の相互結合
によつて所要の双安定動作が得られる。 レジスタ・ステージ１４４ａからの出力の導体
１６２はトランジスタ１７４および１７５から成
るインバータ回路の入力に結合される。トランジ
スタ１７４はデプリーシヨン形トランジスタであ
り、トランジスタ１７５はエンハンスメント形ト
ランジスタである。トランジスタ１７４のソース
はそのゲートに結合され、所要のプルアツプ動作
が得られる。トランジスタ１７４および１７５の
接続点はトランジスタ１７６および１７７で形成
するNAND回路の第１の入力を駆動する。すな
わち、この接続点はトランジスタ１７６のゲート
端子に結合される。このNAND回路の第２の入
力はトランジスタ１７７のゲート端子で示されて
いる。このゲート端子は導体１７８を介してＢク
ロツク・パルスのラインに結合され、レジスタ・
ステージ１４５ａのロードを制御する。また、レ
ジスタ・ステージ１４４ａの出力の導体１６２は
トランジスタ１７９および１７７で形成する
NAND回路の第１の入力に結合され、この
NAND回路の第２の入力はトランジスタ１７７
のゲート端子であり、導体１７８によつてＢクロ
ツク・パルスのラインに接続されている。 Ｂクロツク・パルスを受取る導体１７８がアク
テイブ（高いレベル）のとき、レジスタ・ステー
ジ１４５ａはレジスタ・ステージ１４４ａの出力
の導体１６２に現われるのと同じ論理値にセツト
され、この論理値はバス・ライン１４３ａに現わ
れる論理値と同じ値である。Ｂクロツク・パルス
の導体１７８が非アクテイブになると、この論理
値はレジスタ・ステージ１４５ａによつて記憶さ
れる。 例えば、導体１６２が低い電圧レベル（論理値
“１”）にあるものとすれば、この低いレベルはト
ランジスタ１７５で反転され、トランジスタ１７
６のゲートに高い電圧値を与える。同時に、導体
１６２の低い電圧レベルはトランジスタ１７９の
ゲート端子に供給される。導体１７８が正のＢク
ロツク・パルスが現われている間にアクテイブに
なると、トランジスタ１７７は導電状態になり、
トランジスタ１７６はそのゲートの高いレベルに
よつて導電状態になる。これによつて、接続点１
８０からトランジタ１７６および１７７を介して
接地に至る電経路が形成され、接続点１８０は低
い電圧レベルになる。接続点１８０の低い電圧レ
ベルによつて、双安定回路のトランジスタ１７３
は、それが導電状態にあつた場合に、非導電状態
になる。同時に、トランジスタ１７９はそのゲー
トの低い電圧レベルによつて非導電状態になる。
トランジスタ１７３および１７９がオフの状態に
なると、接続点１８１に高い電圧レベルが生じ
る。この高い電圧レベルは双安定回路のトランジ
スタ１７１のゲートに供給され、トランジスタ１
７１は、導電状態でなかつた場合に、導電状態に
なる。 導体１７８上のＢクロツク・パルスが終了する
と、トランジスタ１７７は非導電状態になり、双
安定回路のトランジスタ１７１および１７３は、
導体１６２上の信号によつて影響されないように
分離される。トランジスタ１７７が非導電状態に
なる直前に存在していた論理状態は双安定回路の
トランジスタ１７１および１７３の相互結合によ
つて保持される。前記の例では、この論理値はバ
ス・ライン１４３ａ上の論理値“１”に対応し、
トランジスタ１７１の導電状態、トランジスタ１
７３の非導電状態によつて表わされる。 同様に、導体１７８上にＢクロツク・パルスが
現われている間に、導体１６２が高いレベル（バ
ス・ライン１４３ａ上の論理値“０”）であつた
場合、双安定回路のトランジスタ１７１および１
７３はバス・ライン１４３ａの論理状態“０”を
表わすようにセツトされる。これはトランジスタ
１７３の導電状態、トランジスタ１７１の非導電
状態によつて表わされる。 レジスタ・ステージ１４５ａの出力ライン１４
６および１４７はそれぞれ双安定回路の接続点１
８１および１８０に結合される。これらの出力ラ
イン１４６および１４７は第９図に示すようにＡ
デコーダ３７に結合される。出力ライン１４６お
よび１４７のどちらが“真”のラインで、どちら
が“補数”のラインに指定されるかは、Ａデコー
ダ３７で正論理または負論理のいずれかが使用さ
れるかによる。正論理が使用される場合には、Ａ
デコーダ３７で、高いレベルが論理値“１”を表
わし、低いレベルが論理値“０”を表わす。この
場合、出力ライン１４６が“真”のラインに指定
され、出力ライン１４７が“補数”のラインに指
定される。勿論、これはバス・ライン１４３ａで
使用された論理と反対の論理を表わす。 次に、バツフア・ステージ１４０ａの動作につ
いて説明する。第１サイクルPLA２４の内部タ
イミング・パルスＣ３が現われている間、ORア
レイ６３の出力ライン７４はトランジスタ１２２
を介して無条件に高いレベルに予備充電され、バ
ツフア・ステージ１４０ａのトランジスタ１５１
が導電状態になる。これによつて、トランジスタ
１５３はゲートが低いレベルになり、非導電状態
に保持される。同じＣ３の間にバス・ライン１４
３ａはレジスタ・ステージ１４４ａのトランジス
タ１６４を介して高いレベルに予備充電される。 第１サイクルPLA２４の内部タイミング・パ
ルスＣ４が現われている間に、有効化回路のトラ
ンジスタ１２６が導電状態になつて出力ライン７
４は有効化される。このＣ４の間に、第１サイク
ルPLA２４のANDアレイ６２からのプロダク
ト・ライン６４によつて駆動されるORアレイ６
３のトランジスタ１１６および１２０の状態に応
じて、出力ライン７４が低いレベルに放電を開始
することがある。トランジスタ１１６および１２
０のどちらかがＣ４間に導電状態である場合に
は、出力ライン７４は放電され、そうでない場合
には、出力ライン７４は予備充電された高いレベ
ルのままである。 出力ライン７４がＣ４で有効化されている間
に、バツフア・ステージ１４０ａのトランジスタ
１５０のゲートはＣ４のパルスによつてアクテイ
ブになる。タイミング・パルスＣ４の最初でトラ
ンジスタ１５１は常に導電を開始するから、トラ
ンジスタ１５３のゲートは常に低いレベルで始ま
り、出力ライン７４が低いレベルに放電されない
限り、低いレベルを保持する。これに関連して、
トランジスタ１５０および１５１は、両者が同時
に導電状態になり、第２のトランジスタ１５１が
トランジスタ１５３のゲート端子の電圧レベルを
制御するように整合されている。従つて、出力ラ
イン７４がＣ４の間に放電されない場合、トラン
ジスタ１５０および１５１の両者が導電状態であ
つても、トランジスタ１５３は非導電状態を保持
する。これに対して、出力ライン７４がＣ４の間
に低いレベルに放電される場合、トランジスタ１
５１は非導電状態になり、トランジスタ１５３は
ゲートが高いレベルになつて導電状態になる。 第１サイクルPLA２４がPLA出力バス３６を
駆動するように選択されている場合、ストロー
ブ・パルスS1が第１サイクルPLA２４を有効化
する、ほぼＣ４の間にS1ストローブ・ラインを
介してトランジスタ１５２のゲート端子に供給さ
れる。“ほぼ”と表現するのは、PLA内部タイミ
ング・パルスＣ４とストローブ・パルスS1の間
の調整ずれがありうるからである。また、ストロ
ーブ・パルスS1が現われている間にトランジス
タ１５３が導電状態（出力７４が放電されて）で
ある場合、バス・ライン１４３ａは直列接続され
たトランジスタ１５２および１５３を介して接地
され放電される。これに対して、Ｃ４の間に出力
ライン７４が高いレベルにある場合、トランジス
タ１５３は非導電状態のままで、このＣ４の間に
ストローブ・パルスS1が現われても、バス・ラ
イン１４３ａの放電は生じない。その場合、バ
ス・ライン１４３ａは予備充電された高い電位の
ままである。従つて、いずれの場合にも、バス・
ライン１４３ａ上の有効化された信号レベルは出
力ライン７４上の有効化された信号レベルと同じ
である。出力ライン７４が高いレベルであれば、
バス・ライン１４３ａも高いレベルである。出力
ライン７４が放電される場合、バス・ライン１４
３ａも放電される（もちろん、Ｃ４の間にストロ
ーブ・パルスS1があるものとして）。 出力ライン７４を有効化するＣ４の間に現われ
るＡクロツク・パルスによつて、バス・ライン１
４３ａ上の信号値はレジスタ・ステージ１４４ａ
にロードされる。このように、第１サイクル
PLAがストローブ・パルスS1によつて選択され
ているものとすれば、出力ライン７４は有効化さ
れ、バツフア・ステージ１４０ａのトランジスタ
１５０および１５１ならびにレジスタ・ステージ
１４４ａのトランジスタ１６０は同一のＣ４のタ
イミング期間に導電状態になる。前に説明したよ
うに、バス・ライン１４３ａは前のＣ３タイミン
グ期間に予備充電される。 バツフア・ステージ１４０ａのトランジスタ１
５１は常にＣ４のタイミング期間の最初に導電状
態になるから、トランジスタ１５３のゲートは常
に、出力ライン７４が低いレベルに放電されるま
で、低いレベルに保持される。これによつて、Ｃ
４の期間の最初にバス・ライン１４３ａが誤つて
放電されることはない。また、これによつて、ス
トローブ・パルスS1とタイミング・パルスＣ４
の間の調整ずれに対するバツフア・ステージ１４
０ａの感受性がなくなる。２つの事象の発生、す
なわちストローブ・パルスS1が出現し出力ライ
ン７４が放電するまで、バス・ライン１４３ａは
影響を受けない。このように、バツフア・ステー
ジ１４０ａの構成はバス・ライン１４３ａの確実
な出力を保証する。 PLAのバス・ラインの信号の有効化が２つの
接地されたソースMOSFET装置、すなわち
MOSFETトランジスタ１５２および１５３によ
る純粋な容量記憶素子（バス・ラインの固有容
量）の放電から成るので、このPLAバス結合機
構は非常にすぐれた過渡動作を提供する。この配
列は極めて高速な放電動作を行なう。 更に、このPLA出力バス結合機構の利点とし
て、バツフア・ステージ１４０ａの消費電力が最
小になる。１つには、出力ライン７４が低いレベ
ルとき、バツフア・ステージ１４０ａでは直流電
力は消費されない。また、出力ライン７４が高い
レベルのときでも、トランジスタ１５０のゲート
にタイミング・パルスＣ４が現われる期間でのみ
バツフア・ステージ１４０ａで直流電力が消費さ
れる。この期間は、タイミング・パルスＣ４の期
間が全期間の25％よりもいくらか少ないから、せ
いぜい全期間の25％よりもいくらか少ない。制御
装置１４ではこのようなバツフア・ステージが多
数使用されるから、消費電力の節減はかなり重要
である。 第５．１および５．２図に示すPLA出力バツ
フア３２，３３，３４，４０，４１および４２の
各々における個々のバツフア・ステージは、第１
０．１および１０．２図に示すバツフア・ステー
ジ１４０ａと同じ構成である。Ｌ１レジスタ３５
ａおよび４３ａの各々における個々のレジスタ・
ステージは第１０．１および１０．２図に示すレ
ジスタ・ステージ１４４ａと同じ構成である。Ｌ
２レジスタ３５ｂおよび４３ｂの各々における
個々のレジスタ・ステージは第１０．１および１
０．２図に示すレジスタ・ステージ１４５ａと同
じ構成である。 〔制御装置（第１１．１および１１．２図）の説
明〕 第１１．１および１１．２では、本発明に従つ
て構成されたマイクロワード制御システムすなわ
ち制御装置のもう１つの実施例の機能ブロツク図
が示されている。第１１．１および１１．２の制
御装置は第１図のデータ・プロセツサの制御装置
１４として使用することができる。第１１．１お
よび１１．２の制御装置は第５．１および５．２
図の制御装置に比し、構成および動作は大体同じ
であるが、主要な相違は第１１．１および１１．
２図の制御装置はより多数のPLAを使用してい
ることである。関連する相違点は下記の説明で示
す。第１１．１および１１．２図に示す構成のす
べては、恐らくはクロツク発生装置１５の一部ま
たは全部を除いて、１つの同じLSIチツプ上に形
成される。 第１１．１および１１．２図の制御装置は、
PLA機構の第１および第２のセツトを含み、
各々のPLA機構は実行されるプロセツサ命令に
応答し、前記命令を実行するのに必要な少なくと
も１つのマイクロワードを生成する。PLA機構
の第１のセツトは第１サイクルPLA２０１、有
効アドレス・デコーダPLA２０２および２０３
ならびに実行デコーダPLA２０４および２０５
を含む。簡略化のため、これらのPLAはそれぞ
れ、頭字後でP1、PAA、PAC、PXAおよび
PXCと呼ばれることがある、PLA機構の第２の
セツトは第２サイクルPLA２０６、有効アドレ
ス・デコードPLA２０７および２０８ならびに
実行デコーダPLA２０９および２１０を含む。
同様に、これらのPLAはそれぞれ頭字後でP2、
PAB、PAD、PXBおよびPXDと呼ばれること
がある。 これらのPLA２０１乃至２１０はダイナミツ
クすなわちクロツクPLAで、それぞれが第７．
１および７．２図に示されたPLAと一般的に同
じ構成であり、その内部動作を制御する内部クロ
ツク・パルスＣ１，Ｃ２，Ｃ３およびＣ４を用い
る。 更に、第１１．１および１１．２図の制御装置
は第１および第２の制御機構を含み、それぞれが
PLA機構の第１および第２のセツトからマイク
ロワードを受取り、各々のマイクロワードに対
し、データ・プロセツサの動作を制御する少なく
とも１つの制御点信号を生成する。第１の制御機
構はＡ−Ｌ１制御レジスタ２１１、Ａ−Ｌ２制御
レジスタ２１２およびＡデコーダ２１３を含み、
PLA２０１乃至２０５の第１セツトから第1PLA
出力ガス２１４を介してマイクロワードを受取
る。第２の制御機構はＢ−Ｌ１制御レジスタ２１
５、Ｂ−Ｌ２制御レジスタ２１６およびＢデコー
ダ２１７を含み、PLA２０６乃至２１０の第２
のセツトから第2PLA出力バス２１８を介してマ
イクロワードを受取る。 また、第１１．１および１１．２図の制御装置
は第１のマルチプレツクス回路を含み、第１セツ
トのPLA２０１〜２０５の異なる１つから第１
の制御機構（２１１〜２１３）へマイクロワード
を１回に１つ転送する。第１のマルチプレツクス
回路は複数の選択動作可能な出力バツフアとして
動作するゲート群２２１〜２２５を含み、それぞ
れのPLA２０１乃至２０５の出力を第1PLA出力
バス２１４を介してＡ−Ｌ１制御レジスタ２１１
の入力に個々に結合する。これらのバツフアすな
わちゲート群２２１〜２２５は、Ａデコーダ２１
３の出力から得られたPLAストローブS1，
SAA，SAC，SXAおよびSXCのそれぞれによつ
て選択、イネーブルされる。ストローブ信号ライ
ンS1，SAA，SAC，SXAおよびSXCの中の１つ
だけが与えられたマイクロワード・サイルクの間
にアクテイブ化される。アクテイブ化される特定
のストローブ・ラインはＡ−Ｌ２制御レジスタ２
１２に駐在するマイクロワードのPLAストロー
ブ・フイールドのコーデイングによつて決定され
る。 更に、第１１．１および第１１．２の制御装置
は第２のマルチプレツクス回路を含み、第２セツ
トのPLA２０６〜２１０の異なる１つから第２
の制御機構（２１５〜２１７）へマイクロワード
を１回に１つ転送する。第２のマルチプレツクス
回路は複数の選択動作可能な出力バツフアとして
動作するゲート群２２６〜２３０を含み、それぞ
れのPLA２０６〜２１０の出力を第2PLA出力バ
ス２１８を介してＢ−Ｌ１制御レジスタ２１５の
入力に個々に結合する。これらのバツフアすなわ
ちゲート群２２６〜２３０は、Ｂデコーダ２１７
の出力から得られたPLA出力ストローブS2，
SAB，SAD，SXBおよびSXDのそれぞれによつ
て選択、イネーブルされる。ストローブ信号ライ
ンS2，SAB，SAD，SXBおよびSXDの中の１つ
だけが与えられたマイクロワード・サイクルの間
にアクテイブ化される。アクテイブ化される特定
のストローブ・ラインは、その特定の制御サイク
ルでＢ−Ｌ２制御レジスタ２１６に駐在するマイ
クロワードのPLAストローブ・フイードのコー
テイングによつて決定される。 更に、第１１．１および１１．２図の制御シス
テムは第３のマルチプレツクス回路を含み、第１
制御機構（２１１〜２１３）によつて生成された
制御点信号を、第２制御機構（２１５〜２１７）
によつて生成された制御点信号とインタリーブ
し、それによつてこれらの２つの制御機構はデー
タ・プロセツサの動作の制御を交互に行なうこと
ができる。第３のマルチプレツクス回路はＡデコ
ーダに対する複数ステージのＡゲート群２３１お
よびＢデコーダ２１７に対する複数ステージのＢ
ゲート群２３２を含む。Ａゲート群２３１はクロ
ツク発生装置１５からの正のＡクロツク・パルス
によつて周期的にイネーブルされ、Ｂゲート群２
３２はクロツク発生装置１５からの正のＢクロツ
ク・パルスによつて周期的にイネーブルされる。
従つて、Ａデコーダ２１３からの制御点信号はＡ
クロツク・パルスの期間にデータ・プロセツサを
制御し、Ｂデコーダ２１７からの制御点信号はＢ
クロツク・パルスの期間にデータ・プロセツサを
制御する。このように、２つのデコーダ２１３お
よび２１７からの制御点信号はデータ・プロセツ
サを交互に制御するようにインタリーブされる。 第５．１および５．２図の実施例のように、第
１および第２サイクルPLA２０１および２０６
は第１図のデータ・プロセツサの命令レジスタ２
０から直接に駆動されるので、新しいプロセツサ
命令に極めて迅速に応答できる。これに対して、
４つの有効アドレス・デコーダPLA２０２，２
０３，２０７および２０８は、有効アドレス・エ
ンコーダPLA２３３およびレジスタ２３４を介
して、プロセツサ命令に従属する入力を受取る。
簡略化のため、有効アドレス・エンコーダPLA
２３３はスタテイツクPLAであるものとする。
バス２１を介して受取つたプロセツサ命令に応答
して、有効アドレス・エンコードPLA２３３は、
バス２１を介して有効アドレス・エンコード
PLA２３３の入力に供給された、プロセツサ命
令が有するよりも少ないビツト数を有する命令識
別（ID）番号を生成する。この命令ID番号はＢ
デコーダ２１７の出力から適当な瞬間に得られた
再開始パルスS0によつてレジスタ２３４にロー
ドされる。レジスタ２３４の命令ID番号は、有
効アドレス・デコードPLA２０２，２０３，２
０７および２０８の各々にあるANDアレイ部分
の入力の第１のセツトに並列に供給される。 有効アドレス・シーケンス・カウンタ２３５お
よびレジスタ２３６は有効アドレス・デコード
PLA２０２，２０３，２０７および２０８の
ANDアレイ部分の入力の第２のセツトに番号信
号のシーケンスを供給する。有効アドレス・シー
ケンス・カウタ２３５はレジスタ２３４に加えら
れた同じ再開始パルスS0よつて０にリセツトさ
れる。有効アドレス・デコーダPLAから必要と
されるマイクロワード数に応じて、有効アドレ
ス・シーケンス・カウンタ２３５はＢデコーダ２
１７から得られたストローブ・パルスSABによ
つて１回またはそれよりも多くの回にわたつ増分
される。有効アドレス・シーケンス・カウンタ２
３５のシーケンス・カウント値は有効アドレス・
デコードPLA２０２および２０７の入力の第２
のセツトに直接供給され、他の２つの有効アドレ
ス・デコードPLA２０３および２０８の入力の
第２のセツトに対しては、レジスタ２３６を介し
て供給される。レジスタ２３６は再開始パルス
S0によつて０にリセツトされ、Ａデコーダ２１
３から得られたストローブ・パルスSACによつ
て有効アドレス・シーケンス・カウンタ２３５か
らのシーケンス・カウント値がレジスタ２３６に
ロードされる。 ４つの実行デコードPLA２０４，２０５，２
０９および２１０は同様に、実行エンコード
PLA２３７および実行シーケンス・カウンタ２
３８によつて駆動される。実行エンコードPLA
２３７によつて命令ID番号が生成され、再開始
パルスS0によつてレジスタ２３９にロードされ
る。この命令ID番号は実行デコードPLA２０４，
２０５，２０９および２１０の各々の第１の入力
に供給される。実行シーケンス・カウンタ２３８
は再開始パルスS0よつて０にリセツトされ、Ｂ
デコーダ２１７から得られるストローブ・パルス
SXBによつて１回またはそれよりも多くの回に
わたつて増分される。実行シーケンス・カウンタ
２３８のシーケンス・カウント値は実行デコード
PLA２０４および２０９の第２の入力に直接に
供給されるとともに、レジスタ２４０を介して他
の２つの実行コードPLA２０５および２１０の
第２の入力に供給される。本実施例においても、
実行エンコードPLA２３７はスタテイツクPLA
であるものとする。 それぞれのダイナミツクPLA２０１〜２１０
の各々の内部タイミング・パルスＣ１，Ｃ２，Ｃ
３およびＣ４はPLAクロツク・ロジツク２４２
で生成されたPLAクロツク信号PC１〜PC１６か
ら得られる。PLAクロツク信号PC１〜PC１６の
中の特定の４つの信号から成るセツトが第３表に
示すようにPLA２０１〜２１０の各々に供給さ
れる。第３表で、例えば、第１サイクルPLA（Ｐ
１）はPLAクロツク信号PC１〜PC４を受取る。
PLAクロツク信号PC１乃至PC４はそれぞれ、Ｐ
１で必要な内部タイミング信号Ｃ１乃至Ｃ４を供
給する。 PLAクロツク・ロジツク２４２は各種のPLA
出力ストローブＳ１，Ｓ２，SAA，SAB，
SAC，SAD，SXA，SXB，SXCおよびSXDを
入力信号として受取り、更に、クロツク発生装置
１５からの正のＡおよびＢクロツク・パルスなら
びにＢデコーダ２１７からの再開始パルスS0を
入力信号として受取る。PLAクロツク・ロジツ
ク２４２はこれらの入力信号を使用する各種の組
合せ論理回路を含み、PLAクロツク信号PC１〜
PC１６を生成する。PLAクロツク信号PC１〜
PC１６の各々を生成するPLAクロツク・ロジツ
ク２４２の内部における組合せ論理が第４表に示
されている。第４表で、“ドツト”記号はANDを
表わし、“＋”記号はORを表わす。第１１．１
および１１．２図の実施例のPLAクロツク信号
PC１〜PC９は第５．１および５．２図の実施例
のPLAクロツク信号PC１〜PC９の生成と同様の
方法で生成される。 第１２図は第１図の命令レジスタ２０に駐在す
るプロセツサ命令の各々に対し、第１１．１およ
び１１．２図の制御装置で生成される制御ワード
すなわちマイクロワード・シーケンスの全体の姿
を表わす。第１２図における各々のブロツクはマ
イクロワードを表わす。ブロツク内の頭字語はそ
のマイクロワードが得られたPLA２０１乃至２
１０の特定の１つの頭字語と一致する。各々のプ
ロセツサ命令の第１および第２のマイクロワード
Ｐ１およびＰ２はそれぞれ、第１および第２サイ
クルPLA２０１および２０６によつて与えられ
る。その後のマイクロワードPAA，PAB，
PAC，PAD，PAA，PAB，…は有効アドレ
ス・デコードPLA２０２，２０３，２０７およ
び２０９によつて与えられる。一般に、有効アド
レス・マイクロワードは操作される単数または複
数のオペランドに対する有効アドレスの計算を実
行し、前記オペランドを主記憶装置１２から取出
すのに使用される。 有効アドレスを計算するマイクロワード・シー
ケンスの完了に続いて、実行デコードPLA２０
４，２０５，２０９および２１０が動作し、“実
行”マイクロワードPXA，PXB，PXC，PXD，
PXA，PXB，…のシーケンスを生成する。これ
らのマイクロワードは一般に、プロセツサ命令を
“実行”する、言い換えれば所要のオペランドの
操作すなわちプロセツサ命令によつて要求された
操作を実行するように作用する。オペランド操作
後、最後のいくつかの“実行”マイクロワードが
段取り作業を実行するのに使用されることがあ
る。段取り作業は全マイクロワード・シーケンス
を完了し、次のプロセツサ命令に備えるのに実施
を必要とすることがある。 一般に、シーケンス全体の有効アドレス部分の
正確なマイクロワード数はプロセツサ命令ごとに
異なる。同様に、シーケンス全体の実行部分の正
確なマイクロワード数もプロセツサ命令ごとに異
なる。有効アドレス・セグメントのＡデコーダ２
１３を駆動する最後のマイクロワード、第１２図
ではマイクロワード２４５はPLAストローブ
SXAを生成し、Ａデコーダ２１３の次のマイク
ロワードのソースであるPXA（実行デコードPLA
２０４）を選択する、同様に、有効アドレス・セ
グメントのＢデコーダ２１７を駆動する最後のマ
イクロワード、第１２図ではマイクロワード２４
６はPLAストローブSXBを生成し、Ｂデコーダ
２１７に次のマイクロワードを供給するPXB（実
行デコードPLA２０９）を選択する。これによ
つて、マイクロワード・シーケンスの有効アドレ
ス・セグメントから実行セグメントへの切換が行
なわれる。その後、実行セグメントの最後の２つ
のマイクロワードまでは、各々の実行デコード
PLAからのマイクロワードはPLAストローブを
生成し、生成されたPLAストローブはそれぞれ
の制御レジスタおよびデコーダ機構に対してマイ
クロワードを供給する次の実行デコードPLAを
選択する。実行セグメントの最後のＡデコーダ・
マイクロワード、第１２図ではマイクロワード２
４７はPLAストローブＳ１を生成し、Ｐ１（第
１サイクルPLA２０１）を選択する。同様に、
実行セグメントの最後のＢデコーダ・マイクロワ
ード、第１２図ではマイクロワード２４８は
PLAストローブＳ２を生成し、Ｐ２（第２サイ
クルPLA２０６）を選択する。このように、現
在のプロセツサ命令の最後の２つのマイクロワー
ドが、次に実行されるプロセツサ命令の最初の２
つのマイクロワードのソースを選択する。 有効アドレス・マイクロワードと実行マイクロ
ワードによつて与えられたプロセツサ制御動作の
間の差異は極立つたものではない。例えば、ある
プロセツサ命令において、有効アドレスを計算す
るマイクロワードのあるものは実際には実行機能
と分類する方がより適切な機能を実行することが
ある。他のケースでは、実行マイクロワードのあ
るものは有効アドレス機能と分類する方がより適
切な機能を実行することがある。厳密な機能分類
を固守しないのは、アドレスおよび実行デコード
PLAのすべてが大体同じ物理的な大きさを有す
るようにマイクロワードを均一に分布するためで
ある。これによつて、これらのPLAのどれをと
つても、大きさが他のPLAよりもずつと大きく
なることはない。

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図は本発明に従つて構成されたマイクロワ
ード制御システムが使用されるデイジタル・デー
タ・プロセツサの機能ブロツク図、第２図は第１
図のデータ・プロセツサの動作を説明するのに用
いられるタイミング図、第３図は本発明に従つて
構成され、かつ第１図のデータ・プロセツサの制
御装置を与えるのに使用されることがあるマイク
ロワード制御システムの第１の実施例の機能ブロ
ツク図、第４図は第３図の制御装置の動作を説明
するのに用いられるタイミング図、第５図は第
５．１および５．２図の配置を示す図、第５．１
および５．２図は本発明に従つて構成され、かつ
第１図のデータ・プロセツサの制御装置を与える
のに使用されることがあるマイクロワード制御シ
ステムの第２の実施例の機能ブロツク図、第６．
１乃至６．３図は第５．１および５．２図の制御
装置の動作を説明するのに使用されるタイミング
図、第７図は第７．１および７．２図の配置を示
す図、第７．１および７．２図は第５．１および
５．２図のダイナミツクPLAの各々の代表的な
構成形式の詳細を示す図、第８図は第７．１およ
び７．２図に示すPLAの動作を説明するのに用
いられるタイミング図、第９図は第５．１および
５．２図の制御装置の部分のPLA出力バツフア、
PLA出力バスおよび制御レジスタの詳細を示す
図、第１０図は第１０．１および１０．２図の配
置を示す図、第１０．１および１０．２図は第９
図のPLA出力バツフア・ステージの１つ、Ｌ１
制御レジスタ・ステージの１つおよびＬ２制御レ
ジスタ・ステージの１つの代表的な構成形式の詳
細を示す図、第１１図は第１１．１および１１．
２図の配置を示す図、第１１．１および１１．２
図は本発明に従つて構成され、かつ第１図のデー
タ・プロセツサの制御装置を与えるのに使用され
ることがあるマイクロワード制御システムの第３
の実施例の機能ブロツク図、第１２図は第１１．
１および１１．２図の制御装置の代表的なマイク
ロワード・シーケンスのタイミング図である。 １０……データ・プロセツサ、１１……デー
タ・フロー装置、１２……主記憶装置、１３……
Ｉ／Ｏ装置、１４……制御装置、１５，１５ａ…
…クロツク発生装置、１６，１７，１８……制御
ライン、１９……Ｉ／Ｏバス、２０……命令レジ
スタ、２１……バス、２２……制御ライン、２４
……第１サイクルPLA、２５……第２サイクル
PLA、２６……ＡデコードPLA、２７……Ｂデ
コードPLA、２８……ＣデコードPLA、２９…
…ＤデコードPLA、３０……Ａゲート群、３１
……Ｂゲート群、３２，３３，３４……PLA出
力バツフア、３５……Ａ制御レジスタ機構、３５
ａ……Ｌ１レジスタ、３５ｂ……Ｌ２レジスタ、
３６……PLA出力バス、３７……Ａデコーダ、
４０，４１，４２……PLA出力バツフア、４３
……Ｂ制御レジスタ機構、４３ａ……Ｌ１レジス
タ、４３ｂ……Ｌ２レジスタ、４４……PLA出
力バス、４５……Ｂデコーダ、４６……制御ライ
ン群、４７，４８……制御点ライン、４９……共
有制御点ライン、５０，５１……制御点ライン、
５２，５３……複数ライン・バス、５４……制御
点ライン、５５……エンコードPLA、５６……
バス、５７……シーケンス・カウンタ、５８，５
９……バツフア・レジスタ、６０……PLAクロ
ツク・ロジツク機構、６１……出力バス、６２…
…ANDアレイ、６３……ORアレイ、６４，６
５，６６，６７……プロダクト・ライン、６８，
６９，７０，７１，７２，７３……入力ライン、
７４，７５，７６，７７……出力ライン、８０，
８１，８２，８３，８４，８５……トランジス
タ、８６……ビツト分割回路、８７……有効化回
路、８８……入力ライン、８９，９０，９１……
インバータ、９２，９３……出力ライン、９４，
９５，９６，９７……トランジスタ、１００，１
０１，１０２，１０３，１０４，１０５，１０
６，１０７，１０８……トランジスタ、１１０，
１１１，１１２，１１３……トランジスタ、１１
４，１１５……トランジスタ、１１６，１１７，
１１８，１１９，１２０，１２１……トランジス
タ、１２２，１２３，１２４，１２５……トラン
ジスタ、１２６，１２７……トランジスタ、１３
０，１３１，１３２，１３３……出力バツフア、
１３４……ストローブ・ライン、１３５，１３
６，１３７……出力ライン、１３５ａ〜１３５ｎ
……出力ライン、１４０ａ〜１４０ｎ……バツフ
ア・ステージ、１４１ａ〜１４１ｎ……バツフ
ア・ステージ、１４２ａ〜１４２ｎ……バツフ
ア・ステージ、１４３ａ〜１４３ｎ……バス・ラ
イン、１４４ａ〜１４４ｎ……レジスタ・ステー
ジ、１４５ａ〜１４５ｎ……レジスタ・ステー
ジ、１４６，１４７……出力ライン、１５０，１
５１，１５２，１５３……トランジスタ、１５４
……接続点、１５５，１５６……導体、１６０…
…トランジスタ、１６１，１６２，１６３……導
体、１６４……トランジスタ、１６５……導体、
１７０，１７１，１７２，１７３……トランジス
タ、１７４，１７５……トランジスタ、１７６，
１７７……トランジスタ、１７８……導体、１７
９……トランジスタ、１８０，１８１……接続
点、２０１……第１サイクルPLA、２０２，２
０３……有効アドレス・デコードPLA、２０４，
２０５……実行デコードPLA、２０６……第２
サイクルPLA、２０７，２０８……有効アドレ
ス・デコードPLA、２０９，２１０……実行デ
コードPLA、２１１……Ａ−Ｌ１制御レジスタ、
２１２……Ａ−Ｌ２制御レジスタ、２１３……Ａ
デコーダ、２１４……第1PLA出力バス、２１５
……BL−Ｌ１制御レジスタ、２１６……Ｂ−Ｌ
２制御レジスタ、２１７……Ｂデコーダ、２１８
……第2PLA出力バス、２２１〜２２５……ゲー
ト群、２２６〜２３０……ゲート群、２３１……
Ａゲート群、２３２……Ｂゲート群、２３３……
有効アドレス・エンコーダPLA、２３４……レ
ジスタ、２３５……有効アドレス・シーケンス・
カウンタ、２３６……レジスタ、２３７……実行
エンコードPLA、２３８……実行シーケンス・
カウンタ、２３９，２４０……レジスタ、２４２
……PLAクロツク・ロジツク、３００……制御
装置、３０１……PLA(A)、３０２……PLA(B)、
３０３……PLA(C)、３０４……PLA(D)、３０５
……OPコード・レジスタ、３０６……カウン
ト・レジスタ(A)、３０７……カウント・レジスタ
(B)、３０８……カウント・レジスタ(C)、３０９…
…カウント・レジスタ(D)、３１０……Ｌ１制御レ
ジスタ、３１１……Ｌ２制御レジスタ、３１２…
…デコーダ、３１３……ゲート群、３１４……
PLA出力バス、３１５，３１６，３１７，３１
８……出力バツフア。

Claims (1)

1. 【特許請求の範囲】 １ マイクロワードのシーケンスを用いて各プロ
   セツサ命令の実行を制御するマイクロプログラム
   式データ・プロセツサにおいて、 実行されるべきプロセツサ命令に応答して該プ
   ロセツサ命令の実行に必要なマイクロワードの
   夫々を個々に発生するように、それぞれのアドレ
   ス信号が並列に与えられ且つそれぞれのアクセス
   時間が重なりあつている複数のプログラマブル・
   ロジツク・アレイ機構と、 マイクロワードに応答して前記データ・プロセ
   ツサの動作を制御する制御回路と、 前記プログラマブル・ロジツク・アレイ機構の
   夫々から発生されたマイクロワードを各マイクロ
   ワード・サイクルに１つずつ前記制御回路へ選択
   的に供給するマルチプレツクス回路とを備え、 前記マイクロワードの各々は当該マイクロワー
   ドを発生したものを除く１つの前記プログラマブ
   ル・ロジツク・アレイ機構を識別するように符号
   化されたストローブ・フイールドを含み、前記制
   御回路は各マイクロワード中の前記ストローブ・
   フイールドに応答して前記マルチプレツクス回路
   ヘストローブ信号を供給する回路を含み、前記マ
   ルチプレツクス回路は該ストローブ信号に応答し
   て前記制御回路へマイクロワードを供給すべき次
   の前記プログラマブル・ロジツク・アレイ機構を
   選択するように構成されていることを特徴とする
   マイクロワード制御装置。