JPS5932044A - 多重マイクロプログラム制御装置 - Google Patents
多重マイクロプログラム制御装置Info
- Publication number
- JPS5932044A JPS5932044A JP14254982A JP14254982A JPS5932044A JP S5932044 A JPS5932044 A JP S5932044A JP 14254982 A JP14254982 A JP 14254982A JP 14254982 A JP14254982 A JP 14254982A JP S5932044 A JPS5932044 A JP S5932044A
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- JP
- Japan
- Prior art keywords
- microinstruction
- signal
- control storage
- control
- address
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- Pending
Links
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 5
- 101150042828 csa1 gene Proteins 0.000 abstract 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 2
- 102100038546 Fibronectin type III and SPRY domain-containing protein 1 Human genes 0.000 abstract 1
- 101001030521 Homo sapiens Fibronectin type III and SPRY domain-containing protein 1 Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 3
- 101100077149 Human herpesvirus 8 type P (isolate GK18) K5 gene Proteins 0.000 description 3
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- 238000001514 detection method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はマイクロ１０グ２ム制御装置に係ｐ１特に複数
のマイクロプログラムを多重に実行するマイクロ１０グ
２ム制御装置に関する０（ロ）従来技術と問題点 従来のマイクロプログラム制御装置としては、第１図に
示す構成が一般的である０すなわち、１個の被制御回路
ＯＢＪに対してマイクロシーケンサＭ Ｓ Ｑ ｓ制御
記憶部ＣＢ、及びマイクロ命令レジスタＭＩＲ？：各々
１個ずつ含むマイクロ制御装置により制御する方式であ
る０この方式は構成が簡単であるため広く使用されてい
るが、単一のマイクロプログ２ムにより制御されている
ため、同県 時並行動作が制μされ、ノ・−ドワイヤードｐシック制
御方式と同等の処理速度が達成できない場合がある。こ
の欠点を克服し、処理速度を向上させるため、第２図に
示す構成が使用恣れることがある。不ブノ式では、被制
御回路ＯＢＪを、互いに非同期に同時並行動作可能力板
数のブロックＢＬＫＩ。
のマイクロプログラムを多重に実行するマイクロ１０グ
２ム制御装置に関する０（ロ）従来技術と問題点 従来のマイクロプログラム制御装置としては、第１図に
示す構成が一般的である０すなわち、１個の被制御回路
ＯＢＪに対してマイクロシーケンサＭ Ｓ Ｑ ｓ制御
記憶部ＣＢ、及びマイクロ命令レジスタＭＩＲ？：各々
１個ずつ含むマイクロ制御装置により制御する方式であ
る０この方式は構成が簡単であるため広く使用されてい
るが、単一のマイクロプログ２ムにより制御されている
ため、同県 時並行動作が制μされ、ノ・−ドワイヤードｐシック制
御方式と同等の処理速度が達成できない場合がある。こ
の欠点を克服し、処理速度を向上させるため、第２図に
示す構成が使用恣れることがある。不ブノ式では、被制
御回路ＯＢＪを、互いに非同期に同時並行動作可能力板
数のブロックＢＬＫＩ。
ＢＬＫ２に分割し、その各ブロック毎に、マイクロシー
ケンサＭＳＱ、制御記憶部Ｃ８１マイクロ命令レジスタ
ＭＩＲを含むマイクログログ２ム制御装置金設けた点に
％似がある。本方式によれば、被制御回路は、各ブロッ
ク毎に用意された複数のマイクロスログ２ムによシ多皿
に制御され、これにより各ブロック間の同時並行動作が
達成されるため、第１図の即−のマイクログログ２ムに
よる制御方式に比較して処理速度が向上し、ノーードワ
イヤードロジ、り制御方式と同等の処理速度が達成可能
となるが、マイクロプログラム制御装置が複数個必猥と
なるため、ノー−ドウエア量が増加するという欠点があ
る。特に制御記憶部Ｃ８が複数個必畏となるため、制御
記憶部用の記憶素子はもとより、その周辺回路として、
制御記憶読出しデータの誤り検出訂正回路（図示せず）
、制御記憶増加する可能性がある。
ケンサＭＳＱ、制御記憶部Ｃ８１マイクロ命令レジスタ
ＭＩＲを含むマイクログログ２ム制御装置金設けた点に
％似がある。本方式によれば、被制御回路は、各ブロッ
ク毎に用意された複数のマイクロスログ２ムによシ多皿
に制御され、これにより各ブロック間の同時並行動作が
達成されるため、第１図の即−のマイクログログ２ムに
よる制御方式に比較して処理速度が向上し、ノーードワ
イヤードロジ、り制御方式と同等の処理速度が達成可能
となるが、マイクロプログラム制御装置が複数個必猥と
なるため、ノー−ドウエア量が増加するという欠点があ
る。特に制御記憶部Ｃ８が複数個必畏となるため、制御
記憶部用の記憶素子はもとより、その周辺回路として、
制御記憶読出しデータの誤り検出訂正回路（図示せず）
、制御記憶増加する可能性がある。
（ハ）発明の目的
本発明の目的は、複数のマイクロプログラムを多重に実
行できるマイクロプログラム制御装置を、比較的少ない
ハードウェアで実現する手段を与えることである。
行できるマイクロプログラム制御装置を、比較的少ない
ハードウェアで実現する手段を与えることである。
に）発明の構成
上記目的を達成するために本発明は各々が少くとも次マ
イクロ命令アドレス作成機能を有する複数の次マイクロ
命令アドレス回路と、該ａ数の次マイクロ命令アドレス
作成回路によシ作成された複数の次マイクロ命令アドレ
スのうちの１個を選択し、制御記憶部アドレスを作成す
る選択回路と、アドレス付された複数のマイクロ命令語
を記憶してお°シ、前記選択回路によシ作成された制御
記憶部アドレスをアドレスとして指定されたマイクロ命
令語を出力する制御記憶部と、該制御記憶部から出力さ
れるマイクロ命令語がそれらのうちの１個に選択的に格
絶される複数のマイクロ命令レジスタと、複数の異なる
タイミツ２１１号を出力する時分割タイミング発生回路
とを翁し、該時分割タイミング発生回路から出力される
タイミング信号により、前記選択回路における次マイク
ロ命令アドレス退択動作および前記制御記憶部から出力
されｆｃマイクロ命令語の前記複数のマイクロ命令語レ
ジスタへの選択的格納動作全制御するように構成したこ
とを％徴とする。
イクロ命令アドレス作成機能を有する複数の次マイクロ
命令アドレス回路と、該ａ数の次マイクロ命令アドレス
作成回路によシ作成された複数の次マイクロ命令アドレ
スのうちの１個を選択し、制御記憶部アドレスを作成す
る選択回路と、アドレス付された複数のマイクロ命令語
を記憶してお°シ、前記選択回路によシ作成された制御
記憶部アドレスをアドレスとして指定されたマイクロ命
令語を出力する制御記憶部と、該制御記憶部から出力さ
れるマイクロ命令語がそれらのうちの１個に選択的に格
絶される複数のマイクロ命令レジスタと、複数の異なる
タイミツ２１１号を出力する時分割タイミング発生回路
とを翁し、該時分割タイミング発生回路から出力される
タイミング信号により、前記選択回路における次マイク
ロ命令アドレス退択動作および前記制御記憶部から出力
されｆｃマイクロ命令語の前記複数のマイクロ命令語レ
ジスタへの選択的格納動作全制御するように構成したこ
とを％徴とする。
ぐ均 発明の実施例
本発明の実施例のマイクロプログラム制御装置のブロッ
ク図を第３図に示す。ＭＳＱＩ及びΔ’１ｓＱ２はマイ
クロシーケンサ、ＭＰＸは選択回路、Ｃ８は制御記憶部
、ＭＩＲＩ及びＭＩＲ２はマイクロ命令レジスタ、Ｔ
ＭＧはタイミング発生回路を表わす。
ク図を第３図に示す。ＭＳＱＩ及びΔ’１ｓＱ２はマイ
クロシーケンサ、ＭＰＸは選択回路、Ｃ８は制御記憶部
、ＭＩＲＩ及びＭＩＲ２はマイクロ命令レジスタ、Ｔ
ＭＧはタイミング発生回路を表わす。
ま／こ、ＯＢＪはマイクログログ２ム制御駁ｕｌによシ
制御される被制御回路で必ジ、同時並行動作ｂノ能な２
個のブロックＢＬＫＩ、ＥＬＫ２に分割さねている０ マイクロシーケンサＭＳＱＩ、ＭＳＱ２の詳細に省略す
るが、例えば、市販されているＬＳＩでは米国Ａｄｖａ
ｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅ社製ＡＭ２９１０
等が使用可能である。
制御される被制御回路で必ジ、同時並行動作ｂノ能な２
個のブロックＢＬＫＩ、ＥＬＫ２に分割さねている０ マイクロシーケンサＭＳＱＩ、ＭＳＱ２の詳細に省略す
るが、例えば、市販されているＬＳＩでは米国Ａｄｖａ
ｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅ社製ＡＭ２９１０
等が使用可能である。
本発明の実施例のタイムチャートを第４図に示す。第３
図、及び第４図に基づいて本発明実施例ＣＬＫ２及び、
ＣＬＫＩの後縁で論理値囁ｌ〃となシ、ＣＬＫ２の後縁
で論理値＊Ｑ／／となる選択信号ＳＥＬを発生する。Ｃ
ＬＫＩはマイクロシーケンサＭＳＱＩ。
図、及び第４図に基づいて本発明実施例ＣＬＫ２及び、
ＣＬＫＩの後縁で論理値囁ｌ〃となシ、ＣＬＫ２の後縁
で論理値＊Ｑ／／となる選択信号ＳＥＬを発生する。Ｃ
ＬＫＩはマイクロシーケンサＭＳＱＩ。
マイクロ命令レジスタＭＩＲＩ、及び被制御回路の１方
のブロックＢＬＫＩにクロック信号として供給されてい
るｏｔた、ＣＬＫ２はマイクロシ糺ケンサＭＳＱ２ｅマ
イクロ命令レジスタＭＩＲ２、及び被制御回路の他方の
ブロックＢＬＫ２にクロック信号として供給されている
。
のブロックＢＬＫＩにクロック信号として供給されてい
るｏｔた、ＣＬＫ２はマイクロシ糺ケンサＭＳＱ２ｅマ
イクロ命令レジスタＭＩＲ２、及び被制御回路の他方の
ブロックＢＬＫ２にクロック信号として供給されている
。
選択信号ＳＥＬは選択回路ＭＰＸに供給されるＣ。
選択回路ＭＰＸｉｉ選択信号ＳＥＬが論理値’１１０／
／のときは入力データのうちＣ８Ａｌを、選択信号ＳＥ
Ｌが論理値覧１〃のときはＣ８Ａ２を選択して出力デー
タＣ３Ａとして出力する選択回路である。
／のときは入力データのうちＣ８Ａｌを、選択信号ＳＥ
Ｌが論理値覧１〃のときはＣ８Ａ２を選択して出力デー
タＣ３Ａとして出力する選択回路である。
ＣＬＫＩＯ後縁により、マイクロ命令レジスタＭ Ｉ
Ｒ１にはマイクロ命令ＲＨＭ Ｉ １ （ｎ）が格納さ
れる。
Ｒ１にはマイクロ命令ＲＨＭ Ｉ １ （ｎ）が格納さ
れる。
被制御回路のブロックＢＬＫＩでは、尚該マイクロ命令
語で指定されるマイクロ動作が実行され、その実行結果
の情報ＣＣ１（ｎ）がコンディションコード信号ＣＣＩ
としてマイクロシーケンサＭＳＱＩに通知される。
語で指定されるマイクロ動作が実行され、その実行結果
の情報ＣＣ１（ｎ）がコンディションコード信号ＣＣＩ
としてマイクロシーケンサＭＳＱＩに通知される。
マイクロシーケンサＭＳＱＩでは、マイクロ命令Ｎ／す
イＩＩ号ＭＩｌ上のマイクロ命令＠Ｍ１１（ｎ）をデコ
ードしてその値とコンディションコードＣＣ１（ｎ）の
値から、次マイクロ命令アドレスＣ８ＡＩ（ｎ＋１）を
作成し、次マイクロ命令アドレス信号Ｃ８Ａｌ上に出力
する０ 次にＣＬＫ２の後縁によシ、マイクロ命令レジスタＭＩ
Ｒ２にはマイクロ命令＠ Ｍ Ｉ ２ （ｎ）が格納さ
れる。
イＩＩ号ＭＩｌ上のマイクロ命令＠Ｍ１１（ｎ）をデコ
ードしてその値とコンディションコードＣＣ１（ｎ）の
値から、次マイクロ命令アドレスＣ８ＡＩ（ｎ＋１）を
作成し、次マイクロ命令アドレス信号Ｃ８Ａｌ上に出力
する０ 次にＣＬＫ２の後縁によシ、マイクロ命令レジスタＭＩ
Ｒ２にはマイクロ命令＠ Ｍ Ｉ ２ （ｎ）が格納さ
れる。
被制御回路のブロックＢＬＫ２では、当該マイクロ命令
語で指定されるマイクロ動作が実行され、その実行結果
の情報ＣＣｚ（ｎ）がコンディションコード信号ＣＣ２
としてマイクロシーケンサＭＳＱ２に通知される。
語で指定されるマイクロ動作が実行され、その実行結果
の情報ＣＣｚ（ｎ）がコンディションコード信号ＣＣ２
としてマイクロシーケンサＭＳＱ２に通知される。
マイクロシーケンサＭＳＱ２ではマイクロ命令語信号Ｍ
Ｉ２上のマイクロ命令語ＭＩ２（ｎ）をデコードしてそ
の値とコンディションコードｃ Ｃ２（ｎ）の値から次
マイクロ命令アドレスＣ３Ａ２（ｎ＋１）を作成し、次
マイク四命令アドレス信号Ｃ８ＡＺ上に出力する。
Ｉ２上のマイクロ命令語ＭＩ２（ｎ）をデコードしてそ
の値とコンディションコードｃ Ｃ２（ｎ）の値から次
マイクロ命令アドレスＣ３Ａ２（ｎ＋１）を作成し、次
マイク四命令アドレス信号Ｃ８ＡＺ上に出力する。
ＣＬＫ２の後縁によシ選択信号ＳＥＬが論理値ＮＯ〃と
なるため、選択回路ＭＰＸはＭＳＱＩからの次マイクロ
命令アドレス信号Ｃ８Ａｌ上のデータＣ８Ａｌ （ｎ＋
１ ）を選択して制御記憶アドレス信号Ｃ８Ａ上に出力
する。制御記憶Ｃ８は、尚該データをアドレスとしてマ
イクロ命令［ＦＭＩ １ （ｎ＋１ ）を読み出し、制
御記憶データ信号Ｃ８Ｄ上に出力する。当該マイクロ命
令語は次のＣＬＫＩの後縁でマイクロ命令レジスタＭＩ
ＲＩに格納される。
なるため、選択回路ＭＰＸはＭＳＱＩからの次マイクロ
命令アドレス信号Ｃ８Ａｌ上のデータＣ８Ａｌ （ｎ＋
１ ）を選択して制御記憶アドレス信号Ｃ８Ａ上に出力
する。制御記憶Ｃ８は、尚該データをアドレスとしてマ
イクロ命令［ＦＭＩ １ （ｎ＋１ ）を読み出し、制
御記憶データ信号Ｃ８Ｄ上に出力する。当該マイクロ命
令語は次のＣＬＫＩの後縁でマイクロ命令レジスタＭＩ
ＲＩに格納される。
このＣＬＫＩＱ後縁で選択信号ＳＥＬが論理値気１〃と
なるため、選択回路ＭＰＸはＭＳＱ２からの次マイクロ
命令アドレス信号Ｃ８Ａ上に出力する。
なるため、選択回路ＭＰＸはＭＳＱ２からの次マイクロ
命令アドレス信号Ｃ８Ａ上に出力する。
制御記憶部Ｃ８は、浩該データをアドレスとじてマイク
ロ命令語ＭＩ２（ｎ＋１）を読み出し、制御記憶データ
信号Ｃ８Ｄ上に出力する。当該マイクロ命令語は次のＣ
ＬＫ２の後縁でマイクロ命令レジスタＭ、ＩＲ２に格納
される。
ロ命令語ＭＩ２（ｎ＋１）を読み出し、制御記憶データ
信号Ｃ８Ｄ上に出力する。当該マイクロ命令語は次のＣ
ＬＫ２の後縁でマイクロ命令レジスタＭ、ＩＲ２に格納
される。
以上説明したように、第３図及び第４図に示す本発明の
実施例では２個のマイクロシーケンサＭＳＱ１．ＭＳＱ
２が単一の制御記憶部ＣＳに対して時分割にアクセスす
ることにより１２個のマイクログログラムの同時並行実
行が可能な２重マイクロスログラム制御装随を実現して
いる。
実施例では２個のマイクロシーケンサＭＳＱ１．ＭＳＱ
２が単一の制御記憶部ＣＳに対して時分割にアクセスす
ることにより１２個のマイクログログラムの同時並行実
行が可能な２重マイクロスログラム制御装随を実現して
いる。
桑
本実施例を拡塵して３個以上のマイクログログラムの同
時並行実行が可能な多重マイクロプログラム制御装置を
容易に実現できることは明らかでるる。
時並行実行が可能な多重マイクロプログラム制御装置を
容易に実現できることは明らかでるる。
（へ）発明の効果
本発明によれば、１個の制御記憶部に複数のマイクログ
ログラムを格納し、それらを時分割に読み出して多重に
実行するため、比較的少ないハードウェアで多重マイク
ログログ２ム制御装置を実現できる。
ログラムを格納し、それらを時分割に読み出して多重に
実行するため、比較的少ないハードウェアで多重マイク
ログログ２ム制御装置を実現できる。
゛第１図は従来の単一マイクロプログラム制御装置例を
示すブロック図、第２図は従来のマイクログログ２ム制
御装置例を示すプｉツク図、第３図は本発明の実施例の
多重マイクログログラム制御装置を示すブロック図であ
る。第４図は本発明の実施例における動作を説明するた
めの各信号のタイムチャートである。 第３図において、ＭＳＱＩおよびＭＳＱ２はマイクロシ
ーケンサ、ム４ＰＸは選択回路、Ｃ８は制御記憶部、Ｍ
ＩＲＩおよびＭＩＲ２はマイクロ命令レジスタ、ＴＭＧ
はタイミング発生回路を表わす。 −２６４− ＣＬｋＪ ￥ ４ 図
示すブロック図、第２図は従来のマイクログログ２ム制
御装置例を示すプｉツク図、第３図は本発明の実施例の
多重マイクログログラム制御装置を示すブロック図であ
る。第４図は本発明の実施例における動作を説明するた
めの各信号のタイムチャートである。 第３図において、ＭＳＱＩおよびＭＳＱ２はマイクロシ
ーケンサ、ム４ＰＸは選択回路、Ｃ８は制御記憶部、Ｍ
ＩＲＩおよびＭＩＲ２はマイクロ命令レジスタ、ＴＭＧ
はタイミング発生回路を表わす。 −２６４− ＣＬｋＪ ￥ ４ 図
Claims (1)
- 各々が少くとも次マイクロ命令アドレス作成機能を有す
る複数の次マイクロ命令アドレス作成回路と、該複数の
次マイクロ命令アドレス作成回路により作成された複数
の次マイクｐ命令アドレスのうちの１個を選択し、制御
記憶部アドレスを作成する選択回路と、アドレス付けさ
れた複数のマイクロ命令語を記憶しておシ、前記選択回
路により作成された制御記憶部アドレスをアドレスとし
て指定されたマイク四命令略を出力する制御記憶部と、
該制御記憶部から出力されるマイクロ命令語がそれらの
うちの１個に選択的に格納される複数のマイクロ命令レ
ジスタと、複数の異なるタイミング信号を出力する時分
割タイずング発生回路とを有し、該時分割タイミング発
生回路から出力されるタイミング信号により、前記選択
回路における。次マイクロ命令アドレス選択動作および
前記制御記憶部から出力されたマイクロ命令語の前記複
数のマイク日命令語レジスタの選択的格納動作を制御す
るように構成したことを特徴とする多重マイクロプログ
ラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14254982A JPS5932044A (ja) | 1982-08-17 | 1982-08-17 | 多重マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14254982A JPS5932044A (ja) | 1982-08-17 | 1982-08-17 | 多重マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932044A true JPS5932044A (ja) | 1984-02-21 |
Family
ID=15317927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14254982A Pending JPS5932044A (ja) | 1982-08-17 | 1982-08-17 | 多重マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304957B1 (en) | 1993-02-26 | 2001-10-16 | Nippondenso Co., Ltd. | Multitask processing unit |
-
1982
- 1982-08-17 JP JP14254982A patent/JPS5932044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304957B1 (en) | 1993-02-26 | 2001-10-16 | Nippondenso Co., Ltd. | Multitask processing unit |
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