JP2564318B2 - 通信処理装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信制御システムに係り、特にHDLC系プロト
コルを扱う通信制御システムに好適な通信処理装置に関
する。
コルを扱う通信制御システムに好適な通信処理装置に関
する。
従来、HDLC手順制御を行なう通信処理装置では、受信
フレームのＣ（制御）フィールドの分析をマイクロプロ
グラムを含むソフトウエアで行なっていた。この分析処
理をハードウエア化する方法の一例として、例えば特開
昭60−59842号公報記載の方法があげられる。この方法
は、例えば受信フレームを10種類に大分類し、Ｃフィー
ルドのビットパターンをキーとして上記10種のコードの
１つを検索するテーブルを設けることにより、分析処理
の高速化を図ったものである。
フレームのＣ（制御）フィールドの分析をマイクロプロ
グラムを含むソフトウエアで行なっていた。この分析処
理をハードウエア化する方法の一例として、例えば特開
昭60−59842号公報記載の方法があげられる。この方法
は、例えば受信フレームを10種類に大分類し、Ｃフィー
ルドのビットパターンをキーとして上記10種のコードの
１つを検索するテーブルを設けることにより、分析処理
の高速化を図ったものである。
しかしながら、上記従来方法は、HDLC手順制御におい
て必要なＣフィールド内のＮ（Ｒ）,N（Ｓ）値の処理方
法について考慮されていない。また、HDLC手順制御で
は、フレーム種別毎に異なる処理を行なう必要がある
が、上記従来方法では、大別された10種の処理の内部
で、更に詳細な分析処理を再度行なう必要がある。
て必要なＣフィールド内のＮ（Ｒ）,N（Ｓ）値の処理方
法について考慮されていない。また、HDLC手順制御で
は、フレーム種別毎に異なる処理を行なう必要がある
が、上記従来方法では、大別された10種の処理の内部
で、更に詳細な分析処理を再度行なう必要がある。
本発明の目的は上記問題点を解決して、HDLC手順処理
を高速にできる処理装置を提供することにある。
を高速にできる処理装置を提供することにある。
上記目的を達成するために、本発明による処理装置
は、受信フレームの制御フィールドを複数の要素フィー
ルドに分解して出力すると共に、上記要素フィールドの
１つであるフレーム種別フィールドについてはフィール
ドの内容をコード化して出力する組合せ回路と、上記組
合せ回路から出力された上記各要素フィールドの内容お
よびコード化出力を要素フィールド別に格納するための
ｎ段（ｎ≧１）のレジスタ群と、プロセッサからの指令
に応答して上記各レジスタの内容を次段のレジスタにシ
フト動作させるための手段とを備え、プロセッサが、受
信フレームの制御フィールドに含まれる各要素フィール
ド別の内容を上記レジスタ群の最終段から取り込むよう
にしたことを特徴とする。
は、受信フレームの制御フィールドを複数の要素フィー
ルドに分解して出力すると共に、上記要素フィールドの
１つであるフレーム種別フィールドについてはフィール
ドの内容をコード化して出力する組合せ回路と、上記組
合せ回路から出力された上記各要素フィールドの内容お
よびコード化出力を要素フィールド別に格納するための
ｎ段（ｎ≧１）のレジスタ群と、プロセッサからの指令
に応答して上記各レジスタの内容を次段のレジスタにシ
フト動作させるための手段とを備え、プロセッサが、受
信フレームの制御フィールドに含まれる各要素フィール
ド別の内容を上記レジスタ群の最終段から取り込むよう
にしたことを特徴とする。
第２図及び第３図において、Ｃフィールドレジスタ20
1は受信フレームのＣフィールドを保持する機能を有
し、Ｎ（Ｒ）レジスタ204はＣフィールドレジスタの上
位３ビットと、５ビットの‘0'を結合（concatenate）
した信号を入力するとレジスタ、Ｎ（Ｓ）レジスタ205
はＣフィールドレジスタの21〜23ビットと、５ビットの
‘0'を結合した信号を入力としたレジスタ、P/Fビット
フラグ206はＣフィールドレジスタの24ビットを入力と
するレジスタである。
1は受信フレームのＣフィールドを保持する機能を有
し、Ｎ（Ｒ）レジスタ204はＣフィールドレジスタの上
位３ビットと、５ビットの‘0'を結合（concatenate）
した信号を入力するとレジスタ、Ｎ（Ｓ）レジスタ205
はＣフィールドレジスタの21〜23ビットと、５ビットの
‘0'を結合した信号を入力としたレジスタ、P/Fビット
フラグ206はＣフィールドレジスタの24ビットを入力と
するレジスタである。
Ｃフィールドエンコーダ回路202はＣフィールドの24
ビット以外のビットを入力とし、たとえば第５図に示す
ビットパターンを出力するエンコーダ回路である。回路
202により、第４図，第５図に示す如く不連続なフレー
ム種別コードを連続的なコード体系に変換できる。
ビット以外のビットを入力とし、たとえば第５図に示す
ビットパターンを出力するエンコーダ回路である。回路
202により、第４図，第５図に示す如く不連続なフレー
ム種別コードを連続的なコード体系に変換できる。
レジスタ213,214,216,223,224,226はシフトタイミン
グ生成回路250により生成されるシフトパルスにより各
前段のレジスタの値を取りこむ。この動作によりレジス
タ203,204,206の値は各レジスタ213,214,216に退避され
るので、次の受信フレームのＣフィールドの分割・コー
ド化結果の値をレジスタ203,204,206にオーバーランす
ることなしに格納することができる。結局、CPUはレジ
スタ223,224,226のコード化された値を用いることによ
り、Ｃフィールド分析をソフトで行なうことなく、ソフ
トウエアの速度とフレーム受信タイミングの瞬間的な速
度差を考慮せずに制御することが可能となり、処理能力
の向上とソフトウエアの簡単化を図れる。
グ生成回路250により生成されるシフトパルスにより各
前段のレジスタの値を取りこむ。この動作によりレジス
タ203,204,206の値は各レジスタ213,214,216に退避され
るので、次の受信フレームのＣフィールドの分割・コー
ド化結果の値をレジスタ203,204,206にオーバーランす
ることなしに格納することができる。結局、CPUはレジ
スタ223,224,226のコード化された値を用いることによ
り、Ｃフィールド分析をソフトで行なうことなく、ソフ
トウエアの速度とフレーム受信タイミングの瞬間的な速
度差を考慮せずに制御することが可能となり、処理能力
の向上とソフトウエアの簡単化を図れる。
以下、本発明の一実施例を面を参照して説明する。第
１図は本発明を適用する通信制御システムの全体構成の
１例を示したもので、このシステムは回線601から受信
したHDLCフレームを組立・分解するHDLC分析回路200
と、手順処理を行うCPU100と、CPUが実行するプログラ
ム格納エリアおよびプログラム実行に必要なワークエリ
アを有するメモリ400と、通信プロトコルの状態遷移表
を格納し、後述する次状態と処理コードの検索を可能と
する状態遷移表検索回路300と、処理を行ったフレーム
を他システム（回線を介した同種のシステムの場合もあ
るし、あるいはホスト計算機等の上位システムの場合も
ある）へ転送するための外部インタフェース制御回路50
0と、これらを結合するバス600とで構成されている。
１図は本発明を適用する通信制御システムの全体構成の
１例を示したもので、このシステムは回線601から受信
したHDLCフレームを組立・分解するHDLC分析回路200
と、手順処理を行うCPU100と、CPUが実行するプログラ
ム格納エリアおよびプログラム実行に必要なワークエリ
アを有するメモリ400と、通信プロトコルの状態遷移表
を格納し、後述する次状態と処理コードの検索を可能と
する状態遷移表検索回路300と、処理を行ったフレーム
を他システム（回線を介した同種のシステムの場合もあ
るし、あるいはホスト計算機等の上位システムの場合も
ある）へ転送するための外部インタフェース制御回路50
0と、これらを結合するバス600とで構成されている。
HDLC分析回路200の実施例を第２図及び第３図に示
す。第３図は第２図のうち要素201〜206からなる回路部
の詳細図である。201はＣフィールドレジスタであり、
第４図に示すHDLCフレームの１オクテットを、１オクテ
ット伝送時間受信時に保持する。Ｎ（Ｒ）レジスタ20
4、Ｎ（Ｓ）レジスタ205、P/Fレジスタ206は、それぞれ
Ｃフィールドレジスタ201より所定の位置のビット情報
を抽出する。Ｃフィールド以降にＩフィールドを有する
フレームが受信された場合は、Ｉフィールドの内容がレ
ジスタ群260に格納されるようにタイミング生成回路240
がＩフィールドレジスタ群260に書き込みパルスを与え
る。Ｉフィールドレジスタ群260の構成は、例えばＣフ
ィールドコードのレジスタ203,213,…,223等と同様に多
段接続された複数のレジスタからなる。
す。第３図は第２図のうち要素201〜206からなる回路部
の詳細図である。201はＣフィールドレジスタであり、
第４図に示すHDLCフレームの１オクテットを、１オクテ
ット伝送時間受信時に保持する。Ｎ（Ｒ）レジスタ20
4、Ｎ（Ｓ）レジスタ205、P/Fレジスタ206は、それぞれ
Ｃフィールドレジスタ201より所定の位置のビット情報
を抽出する。Ｃフィールド以降にＩフィールドを有する
フレームが受信された場合は、Ｉフィールドの内容がレ
ジスタ群260に格納されるようにタイミング生成回路240
がＩフィールドレジスタ群260に書き込みパルスを与え
る。Ｉフィールドレジスタ群260の構成は、例えばＣフ
ィールドコードのレジスタ203,213,…,223等と同様に多
段接続された複数のレジスタからなる。
202はＣフィールドエンコーダ回路であり、Ｃフィー
ルドレジスタ201の出力を、24ビット以外のビットの状
態に応じて、例えば第５図に示すように、連続的に符号
化する。本回路はROM（Read Only Memory）でも、PLA
（Programmable Logic Array）での個別のAND,OR回路で
も構成可能である。エンコーダ回路202の出力はＣフィ
ールドコードレジスタ203に保持される。このコード
は、状態遷移表検索のインデックス値として、あるいは
割込みベクタとして使用可能である。
ルドレジスタ201の出力を、24ビット以外のビットの状
態に応じて、例えば第５図に示すように、連続的に符号
化する。本回路はROM（Read Only Memory）でも、PLA
（Programmable Logic Array）での個別のAND,OR回路で
も構成可能である。エンコーダ回路202の出力はＣフィ
ールドコードレジスタ203に保持される。このコード
は、状態遷移表検索のインデックス値として、あるいは
割込みベクタとして使用可能である。
本実施例ではＣフィールドか８ビットからなるものと
して説明したが、例えば、上記Ｃフィールドが16ビット
の場合でも、第３図と同様の回路構成を適用できる。ま
た、Ｃフィールドが８ビット/16ビットのいずれの場合
でも使用できるように、予め２系列の処理回路を用意
し、選択回路（セレクタ）で切替えるようにしてもよ
い。
して説明したが、例えば、上記Ｃフィールドが16ビット
の場合でも、第３図と同様の回路構成を適用できる。ま
た、Ｃフィールドが８ビット/16ビットのいずれの場合
でも使用できるように、予め２系列の処理回路を用意
し、選択回路（セレクタ）で切替えるようにしてもよ
い。
第２図において、２段目のレジスタ213,214,216、お
よびｎ段目のレジスタ223,224,226は、それぞれ読み込
みシフトタイミング生成回路250により生成されるシフ
トパルスにより、一斉に前段レジスタの出力値を取り込
む。シフトタイミング生成回路250はバス600を介して与
えられるCPUの制御信号、例えば特定のアドレスのデコ
ード結果により、上記各レジスタに与えるべきシフトパ
ルスを生成する。
よびｎ段目のレジスタ223,224,226は、それぞれ読み込
みシフトタイミング生成回路250により生成されるシフ
トパルスにより、一斉に前段レジスタの出力値を取り込
む。シフトタイミング生成回路250はバス600を介して与
えられるCPUの制御信号、例えば特定のアドレスのデコ
ード結果により、上記各レジスタに与えるべきシフトパ
ルスを生成する。
後段レジスタへのシフトの結果、前段のレジスタ203,
204,206が「空」になると、これらのレジスタに次の受
信フレームのＣフィールドの解析（エンコード）結果を
格納することができる。240は書き込みタイミング生成
回路であり、同期フラグ検出回路230からのフレームス
タート信号によりカウントを開始し、Ｃフィールドが直
並列変換回路232に格納された時点で、Ｃフィールドレ
ジスタ201に書き込みパルスを与え、更にＣフィールド
レジスタ201の出力がＣフィールドエンコード回路202を
介して値が確定した時点で、レジスタ203,204,206に書
き込みパルスを与える。
204,206が「空」になると、これらのレジスタに次の受
信フレームのＣフィールドの解析（エンコード）結果を
格納することができる。240は書き込みタイミング生成
回路であり、同期フラグ検出回路230からのフレームス
タート信号によりカウントを開始し、Ｃフィールドが直
並列変換回路232に格納された時点で、Ｃフィールドレ
ジスタ201に書き込みパルスを与え、更にＣフィールド
レジスタ201の出力がＣフィールドエンコード回路202を
介して値が確定した時点で、レジスタ203,204,206に書
き込みパルスを与える。
第６図は、第１図に示した状態遷移表検索回路300、C
PU100、およびメモリ400のインタフェースを示す。第６
図の入力レジスタ310と出力レジスタ330を詳細に示した
のが第７図である。状態遷移表回路320は、例えば第10
図に示すように、入力として入力イベント種別（E0〜E
2m-1）と、現状態種別（S0〜S2n-1）をとり、それらの
組み合せに応じて決まる処理コードPiと次状態種別Siを
出力する。311,312,331,332は各のデータを保持するレ
ジスタで、CPUから、311,312は少なくとも書き込み可能
であり、332は読みだし可能である。入力レジスタ書き
込み制御線313は入力イベントレジスタ，現状態レジス
タそれぞれにCPUから書き込みパルスを与える。出力レ
ジスタ読みだし制御線333は処理コードレジスタ，次状
態レジスタをCPUが読みだす時にレジスタ出力をバス600
に出力するタイミングを与える。
PU100、およびメモリ400のインタフェースを示す。第６
図の入力レジスタ310と出力レジスタ330を詳細に示した
のが第７図である。状態遷移表回路320は、例えば第10
図に示すように、入力として入力イベント種別（E0〜E
2m-1）と、現状態種別（S0〜S2n-1）をとり、それらの
組み合せに応じて決まる処理コードPiと次状態種別Siを
出力する。311,312,331,332は各のデータを保持するレ
ジスタで、CPUから、311,312は少なくとも書き込み可能
であり、332は読みだし可能である。入力レジスタ書き
込み制御線313は入力イベントレジスタ，現状態レジス
タそれぞれにCPUから書き込みパルスを与える。出力レ
ジスタ読みだし制御線333は処理コードレジスタ，次状
態レジスタをCPUが読みだす時にレジスタ出力をバス600
に出力するタイミングを与える。
状態遷移表回路320はROM,RLA,AND及びOR回路の組合せ
のいずれでも構成可能であり、ROMの場合は、入力イベ
ント種別と現状態種別を連接（concatenate）させた値
をアドレスとし、処理コードと次状態を連接させた値を
対応する入力アドレスのデータとすることにより実現で
きる。
のいずれでも構成可能であり、ROMの場合は、入力イベ
ント種別と現状態種別を連接（concatenate）させた値
をアドレスとし、処理コードと次状態を連接させた値を
対応する入力アドレスのデータとすることにより実現で
きる。
本実施例によれば、CPUの命令実行速度に応じた回路
方式（ROM,PLA等）及び素子（TTL,CMOS,ECL等）を選択
することにより、レジスタ311,312への書き込み命令の
直後の命令実行時点までにレジスタ331,332の値を確定
するのは充分可能である。
方式（ROM,PLA等）及び素子（TTL,CMOS,ECL等）を選択
することにより、レジスタ311,312への書き込み命令の
直後の命令実行時点までにレジスタ331,332の値を確定
するのは充分可能である。
すなわち、入力イベント種別及び現状態種別を各レジ
スタに設定した後、次の命令で、処理コードと次状態を
得ることができ、状態遷移マトリックスの検索処理を大
幅に高速化することができる。
スタに設定した後、次の命令で、処理コードと次状態を
得ることができ、状態遷移マトリックスの検索処理を大
幅に高速化することができる。
第８図は、上述したHDLC分析回路と状態遷移表検索回
路を用いた本発明による状態遷移処理の流れ図を示す。
フレーム受信が割込み等により検出されると、CPUはＣ
フィールド回路のレジスタ223,N（Ｒ）レジスタ224……
P/Fレジスタ226の内容を読取り、メモリ400内の状態管
理情報と比較することによりイベント番号を生成する
（ステップ81）。生成したイベント番号は、入力イベン
トレジスタ311に設定される（ステップ82）。また、メ
モリ400内の状態管理情報から状態番号が取り出され、
現状態レジスタ312に設定される（ステップ83）。上記
２つのレジスタ出力によりアドレスされて、状態遷移表
検索回路300からは処理コードと次状態番号とが読み出
される。ステップ84では、処理コードレジスタ331から
処理コードを読み込み、処理コードに対応した処理を行
なう。また、ステップ85では次状態レジスタ332から、
次状態番号を読み込み、状態管理テーブルに設定する。
路を用いた本発明による状態遷移処理の流れ図を示す。
フレーム受信が割込み等により検出されると、CPUはＣ
フィールド回路のレジスタ223,N（Ｒ）レジスタ224……
P/Fレジスタ226の内容を読取り、メモリ400内の状態管
理情報と比較することによりイベント番号を生成する
（ステップ81）。生成したイベント番号は、入力イベン
トレジスタ311に設定される（ステップ82）。また、メ
モリ400内の状態管理情報から状態番号が取り出され、
現状態レジスタ312に設定される（ステップ83）。上記
２つのレジスタ出力によりアドレスされて、状態遷移表
検索回路300からは処理コードと次状態番号とが読み出
される。ステップ84では、処理コードレジスタ331から
処理コードを読み込み、処理コードに対応した処理を行
なう。また、ステップ85では次状態レジスタ332から、
次状態番号を読み込み、状態管理テーブルに設定する。
以上の動作は、フレーム受信毎に繰り返される。
本実施例では入力をレジスタ311と312の２組とした
が、入力レジスタをｎ（ｎ≧２）個設けてもよい。同様
に出力もｍ（ｍ≧２）組と一般化することができる。
が、入力レジスタをｎ（ｎ≧２）個設けてもよい。同様
に出力もｍ（ｍ≧２）組と一般化することができる。
第９図は、状態遷移回路から読み出された処理コード
に対応する処理動作の実行方式の１例を示す。この例で
は、処理コードレジスタ331の値によってジャンプ（サ
ブルーチン）命令のジャンプ先アドレスを修飾する回路
350を設けることにより、 （１） 入力イベントレジスタの設定 （２） 現状態レジスタの設定 （３） 処理コードで指定されるアドレスへジャンプ の３命令で目的の処理を開始できるようにしている。
尚、上記（１）と（２）の実行順序が逆でも一向に差し
支えない。この場合のジャンプ先アドレスの修飾の仕方
としては、具体的には、 （１） 命令語のオペランド（ジャンプ先アドレス）を
処理コードで置き換える （２） オペランド値と処理コードを演算（例えば加
算，論理和演算等）した値をジャンプ先アドレスとする （３） 処理コードに演算した結果とオペランド値を加
算した結果をジャンプ先アドレスとする 等種々の方法が考えられる。
に対応する処理動作の実行方式の１例を示す。この例で
は、処理コードレジスタ331の値によってジャンプ（サ
ブルーチン）命令のジャンプ先アドレスを修飾する回路
350を設けることにより、 （１） 入力イベントレジスタの設定 （２） 現状態レジスタの設定 （３） 処理コードで指定されるアドレスへジャンプ の３命令で目的の処理を開始できるようにしている。
尚、上記（１）と（２）の実行順序が逆でも一向に差し
支えない。この場合のジャンプ先アドレスの修飾の仕方
としては、具体的には、 （１） 命令語のオペランド（ジャンプ先アドレス）を
処理コードで置き換える （２） オペランド値と処理コードを演算（例えば加
算，論理和演算等）した値をジャンプ先アドレスとする （３） 処理コードに演算した結果とオペランド値を加
算した結果をジャンプ先アドレスとする 等種々の方法が考えられる。
第11図に処理コードレジスタ331の値によるアドレス
修飾の他の実施例を示す。第11図においては、次状態レ
ジスタ332は省略してある。
修飾の他の実施例を示す。第11図においては、次状態レ
ジスタ332は省略してある。
処理コードレジスタ331の出力は命令アドレス合成回
路341に入力される。命令アドレス合成回路341は、命令
が格納されているメモリ343のアドレスを作成すること
により、次のプログラムの実行を何番地のアドレスの命
令から行うかを指定する機能を有し、合成結果を命令ア
ドレスレジスタ342に保持する。
路341に入力される。命令アドレス合成回路341は、命令
が格納されているメモリ343のアドレスを作成すること
により、次のプログラムの実行を何番地のアドレスの命
令から行うかを指定する機能を有し、合成結果を命令ア
ドレスレジスタ342に保持する。
命令アドレスレジスタ342の出力である命令アドレス
は命令メモリ343にアドレスとして入力され、指定され
たアドレスのデータ、すなわち命令コードが命令レジス
タ344に格納される。命令レジスタに格納された命令
は、各意味を持つビットが他の制御回路への制御信号と
して使用される。
は命令メモリ343にアドレスとして入力され、指定され
たアドレスのデータ、すなわち命令コードが命令レジス
タ344に格納される。命令レジスタに格納された命令
は、各意味を持つビットが他の制御回路への制御信号と
して使用される。
命令アドレス合成回路341に入力される信号には、命
令コードの一部（345,ジャンプ系命令）、命令アドレス
レジスタ（346,通常の１ステップずつプログラムがすす
む場合で、命令アドレス合成回路内で１加算される）等
がある。これらのアドレス情報の一つとして処理コード
レジスタの出力を命令アドレス合成回路に入力し、他の
データと演算した結果をアドレスとすることにより、前
述のジャンプ先アドレスの修飾が可能となる。尚、第11
図において、（１）命令メモリ343をCPU内部に格納す
る、（２）命令メモリに加えて状態遷移表回路320とそ
の周辺回路までもCPU内部に格納する、（３）命令メモ
リ以外の周辺回路はCPU内部に格納し、命令メモリは第
６図に示す様に、CPUの外部に配置する、等の機能分割
に応じた変形が可能である。
令コードの一部（345,ジャンプ系命令）、命令アドレス
レジスタ（346,通常の１ステップずつプログラムがすす
む場合で、命令アドレス合成回路内で１加算される）等
がある。これらのアドレス情報の一つとして処理コード
レジスタの出力を命令アドレス合成回路に入力し、他の
データと演算した結果をアドレスとすることにより、前
述のジャンプ先アドレスの修飾が可能となる。尚、第11
図において、（１）命令メモリ343をCPU内部に格納す
る、（２）命令メモリに加えて状態遷移表回路320とそ
の周辺回路までもCPU内部に格納する、（３）命令メモ
リ以外の周辺回路はCPU内部に格納し、命令メモリは第
６図に示す様に、CPUの外部に配置する、等の機能分割
に応じた変形が可能である。
本実施例によれば、状態遷移表検索回路で得られた処
理コードを有効に最小の命令ステップで処理アドレスへ
の制御の移行に利用できるという効果がある。尚、状態
遷移表検索回路の入力レジスタの一方にデータを設定し
た時点で、上述の方法で新しい命令アドレスを検出し、
直接そのアドレスに制御を移すという形式も採用でき
る。
理コードを有効に最小の命令ステップで処理アドレスへ
の制御の移行に利用できるという効果がある。尚、状態
遷移表検索回路の入力レジスタの一方にデータを設定し
た時点で、上述の方法で新しい命令アドレスを検出し、
直接そのアドレスに制御を移すという形式も採用でき
る。
本発明によれば、受信フレームの制御フィールドを構
成する複数の要素フィールドの内容をハードウエアで抽
出処理すると共に、フレーム種別をコード化して、例え
ば、連続した値に変換することにより、受信フレームの
分析処理を高速化できるという利点がある。また、これ
によりソフトウエアを簡素化でき、フレームの受信とソ
フトウエアとのタイミングのずれに起因するオーバーラ
ン等の発生を回避できる。
成する複数の要素フィールドの内容をハードウエアで抽
出処理すると共に、フレーム種別をコード化して、例え
ば、連続した値に変換することにより、受信フレームの
分析処理を高速化できるという利点がある。また、これ
によりソフトウエアを簡素化でき、フレームの受信とソ
フトウエアとのタイミングのずれに起因するオーバーラ
ン等の発生を回避できる。
第１図は本発明を含む通信制御システムの構成図、第２
図はHDLC分析回路の構成例を示したブロック図、第３図
は第２図のエンコーダ回路周辺のブロック図、第４図は
HDLCフレームのＣフィールドのビットパターンの説明
図、第５図はＣフィールドのビットパターンとフレーム
種別及びフレーム種別の符号化例を示した表、第６図は
状態遷移表検索回路とCPUのインタフェースを示したブ
ロック図、第７図は第６図の詳細ブロック図、第８図は
本通信制御システムの受信フレーム処理フロー、第９図
はジャンプ先アドレスの修飾を示した概念図、第10図は
状態遷移表の例、第11図は処理コードを用いてジャンプ
先アドレスの修飾を行なう手段の構成例である。 311……入力イベントレジスタ、312……現状態レジス
タ、320……状態遷移表回路、331……処理コードレジス
タ、332……次状態レジスタ、341……命令アドレス合成
回路。
図はHDLC分析回路の構成例を示したブロック図、第３図
は第２図のエンコーダ回路周辺のブロック図、第４図は
HDLCフレームのＣフィールドのビットパターンの説明
図、第５図はＣフィールドのビットパターンとフレーム
種別及びフレーム種別の符号化例を示した表、第６図は
状態遷移表検索回路とCPUのインタフェースを示したブ
ロック図、第７図は第６図の詳細ブロック図、第８図は
本通信制御システムの受信フレーム処理フロー、第９図
はジャンプ先アドレスの修飾を示した概念図、第10図は
状態遷移表の例、第11図は処理コードを用いてジャンプ
先アドレスの修飾を行なう手段の構成例である。 311……入力イベントレジスタ、312……現状態レジス
タ、320……状態遷移表回路、331……処理コードレジス
タ、332……次状態レジスタ、341……命令アドレス合成
回路。
フロントページの続き (72)発明者 岩城 慎一 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 三木 栄 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 須田 秀和 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭60−59842（ＪＰ，Ａ) 特開 昭57−192154（ＪＰ，Ａ)
Claims (1)
- 【請求項１】受信フレームの制御フィールドを複数の要
素フィールドに分解して出力すると共に、上記要素フィ
ールドの１つであるフレーム種別フィールドについては
フィールドの内容をコード化して出力する組合せ回路
と、 上記組合せ回路から出力された上記各要素フィールドの
内容およびコード化出力を要素フィールド別に格納する
ためのｎ段（ｎ≧１）のレジスタ群と、 プロセッサからの指令に応答して上記各レジスタの内容
を次段のレジスタにシフト動作させるための手段とから
なり、 プロセッサが、受信フレームの制御フィールドに含まれ
る各要素フィールド別の内容を上記レジスタ群の最終段
から取り込むようにしたことを特徴とする通信処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221935A JP2564318B2 (ja) | 1987-09-07 | 1987-09-07 | 通信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62221935A JP2564318B2 (ja) | 1987-09-07 | 1987-09-07 | 通信処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6465954A JPS6465954A (en) | 1989-03-13 |
| JP2564318B2 true JP2564318B2 (ja) | 1996-12-18 |
Family
ID=16774464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62221935A Expired - Fee Related JP2564318B2 (ja) | 1987-09-07 | 1987-09-07 | 通信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564318B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4842086B2 (ja) * | 2006-10-20 | 2011-12-21 | 東海ゴム工業株式会社 | 流体封入式防振装置 |
-
1987
- 1987-09-07 JP JP62221935A patent/JP2564318B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6465954A (en) | 1989-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |