SU1091160A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок пам ти микрокоманд, регистр микрокоманд , генератор тактовых импульсов, регистр адреса и коммутатор, перва  группа информационных входов которого соединена с первой группой п выходов кода пол  (п 1, 2, ...) блока пам ти микрокоманд, втора  группа выходов кода адресного пол  которого соединена с первой группой информационных входов регистра адреса, втора  группа информационных входов которого соединена с группой выходов коммутатора, вход синхронизации регистра адреса соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд , информационный вход которого соединен с выходом кода пол  операций блока пам ти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства, отличающеес  тем, что, с целью увеличени  быстродействи , оно дополнительно содержит схему сравнени ,п элементов запрета,   элементов И и п элементов ИЛИ, выходы которых соединены с информационными входами второй группы коммутатора , первый и второй входы i -го (i 1, 2, ...,ri) элемента ИЛИ соединены соответственно с выходом i -го элемента запрета и с выходом i -го элемента И, первые входы которых соединены с i -м выходом кода адW ресного пол  группы блока пам ти микрокоманд , второй вход i -го элемента запрета соединенс i -м выходом кода пол  ветвлени  группы блока пам ти микрокоманд и с i -м информационным входом схемы сравнени , выход которой соединен с управл ющим входом коммутатора, второй вход i -го элемента И соединен с i-м входом логических условий устройства. х

Description

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах с микропрограммным управлением. Известно микропрограммное устройство управлени  дл  цифровой вычислительной машины, содержаш,ее накопитель запоминаюшего устройства, регистры - адресный и микрокоманд, дешифратор, генератор тактовых импульсов, логические элементы И и ИЛИ 1. В состав регистра микрокоманды в этом устройстве вход т оперативна  часть, представл юща  собой информацию об импульсах управлени ; адресна  часть, представл юща  собой информацию адреса следующей микрокоманды. Формирование адреса следующей микрокоманды осуществл етс  путем коррекции текущего адреса в некоторых разр дах по счетному входу триггеров. Условные переходы осуществл ютс  также путем коррекции кода адреса. При этом выполн ютс  специальные микрокоманды, содержащие элементарные операции, которые опрашивают какой-либо выработанный признак, и по этому признаку производитс  коррекци  некоторого определенного разр да адреса. Таким образом осуществл етс  ветвление по выделенному признаку. При ветвлении по р ду признаков необходимо вьшолнение р да микрокоманд, что замедл ет процесс анализа логических условий и удлин ет общее врем  выполнени  команд в цифровой вычислительной мащине. Наиболее близким к предлагаемому  вл етс  микропрограммное устройство управлени , содержащее блок пам ти микрокоманд , генератор тактовых импульсов, регистр адреса и коммутатор, перва  группа информационных входов которого соединена с первой группой п выходов (, 2, ...) кода адресного пол  блока пам ти микрокоманд , втора  группа выходов кода адресного пол  блока пам ти микрокоманд, втора  группа информационных входов которого соединена с группой выходов комутатора, вход синхронизации регистра адреса соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд , информационный вход которого соединен с выходом кода пол  операций блока пам ти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства 2. Работа устройства осуществл етс  путем выборки из блока пам ти микрокоманд в регистр микрокоманд и исполнени  последовательности микрокоманд. По окончании выборки очередной команды из оперативной пам ти ее код операции передаетс  в регистр операции и хранитс  там до конца выполнени  команды. При выполнении команды с ветвлением происходит срабатывание дещифратора, выходы которого подключают соответствующее логическое условие, по которому происходит переход по признаку, т. е. формирование необходимого адреса перехода. В случае необходимости ветвлени  по другому признаку микрокоманда, настроенна  на этот признак, выполн ет следующий условный переход. Таким образом, дл  осуществлени  логических переходов по р ду признаков необходимо выполнение р да микрокоманд, что значительно замедл ет работу устройства, особенно при анализе совокупности признаков, возникающих одновременно , например, при обработке многих потоков данных и требующих немедленной реакции устройства управлени . Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в микропрограммное устройство управлени , содержащее блок пам ти микрокоманд, регистр микрокоманд, генератор тактовых импульсов, регистр адреса и коммутатор, перва  группа информационных входов которого соединена с первой группойп выходов кода пол  (71 1, 2, ...) блока пам ти микрокоманд , втора  труппа выходов кода адресного пол  которого соединеннее первой группой информационных входов регистра адреса , втора  группа информационных входов которого соединена с группой выходов коммутатора , вход синхронизации регистра адреса соединен с первым входом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации регистра микрокоманд, информационный вход которого соединен с выходом кода пол  операций блока пам ти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства, введены схема сравнени ,л элементов запрета, т элементов И и и элементов ИЛИ, выходы которых соединены с информационными входами второй группы коммутатора , первый и второй входы i-ro (i 1, 2, ..., n) элемента ИЛИ соединены соответственно с выходом i -го элемента запрета и с выходом i -го элемента И, первые входы которых соединены с i -м выходом кода адресного пол  группы блока пам ти микрокоманд, второй вход i -го элемента запрета соединен с i -м выходом кода пол  ветвлени  группы блока пам ти микрокоманд и с i -м информационным входом схемы сравнени , выход которой соединен с управл ющим входом схемы сравнени , выход которой соединен с управл ющим входом коммутатора, второй вход i -го элемента И соединен с i -м входом логических условий устройства. На чертеже представлена функциональна  схема предлагаемого устройства. Устройство содержит блок 1 пам ти микрокоманд с пол ми 2 кодов микроопераций, 3 ветвлени , 4 старших разр дов кода адре .са и 5 младших разр дов кода адреса, выход 6 микроопераций, входы 7 логических условий, регистр 8 микрокоманд, схему 9 сравнени , элементы 10 запрета, элементы И 11, элементы ИЛИ 12, коммутатор 13, .регистр 14 адреса, генератор 15 тактовых импульсов. Устройство работает следуюшим образом. В исходном режиме блок 1 пам ти микрокоманд находитс  в режиме чтени  и на его выходах формируетс  информаци , соответствующа  содержимому регистра 14 адреса, (цепи занесени  начального адреса выполнени  команды в адресный регистр не показаны ). В поле 2 кодов микроопераций выбираетс  код очередной микрокоманды дл  управлени  внешним устройством. В поле 4 старших разр дов кода адреса формируетс  старша  часть адреса перехода следующей микрокоманды, поступающа  на вторую группу входов регистра 14 адреса. Если в поле 3 ветвлени  нули, то в поле 5 кода младших разр дов адреса указываетс  младша  часть адреса перехода следующей микрокоманды. Нули с выхода пол  3 ветвлени  поступают на схему 9 сравнени , котора  формирует управл ющий потенциал, подключающий поле 5 кода младших разр дов адреса перехода через коммутатор 13 к первой группе входов регистра 14 адреса. При поступлении импульса с выхода генератора тактовых импульсов происходит занесение информации в регистр 14, а также в регистр 8 микрокоманд. После чего в блоке 1 пам ти микрокоманд за счет изменени  информации в регистре 14 выбираютс  данные дл  нового пол  2 кода микроопераций, 3 ветвлени , 4 старших и 5 младших разр дов адреса очередной микрокоманды, а с выхода регистра 8 микрокоманд поступают на выход 6 дл  исполнени  микрокоманды внешним устройством. В результате выполнени  микрооперации внешним .устройством формируютс  признаки логических условий, которые поступают на входы 7 устройства, Выборку логических условийосуществл ют позиционньш кодом ПОЛЯ 5 кода младших разр дов адреса. Единица определенного разр да этого кода указывает на подключение соответствующего разр да логического услови , нуль - на его запрет. Коды выбранных разр дов логических условий через элементы И 11 и ИЛИ 12 поступают на коммутатор 13. Нули пол  5 младших разр дов адреса поступают на входы элементов 10 запрета, подключа  фиксированные кодовые комбинации из пол  3 -ветвлени . Эти комбинации дополн ют выбранное подмножество разр дов логических условий до полноразр дного адреса, который через коммутатор 13 поступает в младшую часть адресного регистра 14. При выбранном подмножестве из п ло-. гических условий количество возможных переходов из определенного адреса будет равно 2. В блоке 1 пам ти микрокоманд этому соответствует 2 различных адресов. Дополн ющие коды, указанные в поле 3 ветвлени ,  вл ю.тс  «прив зкой этой группы адресов в блоке 1 пам ти. Выбор дополн ющих кодов может осуществл тьс  произвольным образом. Это дает возможность перемещени  групп адресов условных переходов в блоке 1 пам ти дл  плотного их размещени . Состо ни  разр дов пол  3 ветвлени , не вход щие в дополн ющие коды, на адрес перехода не вли ют. Поэтому эти разр ды могут быть использованы дл  указани  наличи  разветвлений в микропрограммах в случае нулей в дополн ющем поле. Ненулевой код пол  3 ветвлени  вызывает срабатывание схемы 9 сравнени , выходной сигнал которой поступает на коммутатор 13, подключа  сформированную младшую часть адреса к первой группе входов регистра 14 адреса, котора  с приходом очередного импульса с выхода генератора 15 тактовых импульсов вызывает новую выборку микрокоманд с блока 1 пам ти. Таким образом, за один такт работы предлагаемое устройство позвол ет осуществл ть логический -анализ любого подмножества внешних логических условий, что в конечном итоге повышает быстродействие этого устройства по сравнению с прототипом, в котором отсутствует возможность анализа любого подмножества логических условий за один такт работы.

. i

f

И

10

11

м

/f

12

i f

/J -

/«

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр микрокоманд, генератор тактовых импульсов, регистр адреса и коммутатор, первая группа информационных входов которого соединена с первой группой η выходов кода поля (п = = 1, 2, ...) блока памяти микрокоманд, вторая группа выходов кода адресного поля которого соединена с первой группой информационных входов регистра адреса, вторая группа информационных входов которого соединена с группой выходов коммутатора, вход синхронизации регистра адреса соединен с первым выходом генератора тактовых импульсов, второй выход которого соединен с входом синхронизации ‘ регистра микрокоманд, информационный вход которого соединен с выходом кода поля операций блока памяти микрокоманд, группа адресных входов которого соединена с группой выходов регистра адреса, выход регистра микрокоманд соединен с выходом микроопераций устройства, отличающееся тем, что, с целью увеличения быстродействия, оно дополнительно содержит схему сравнения, г> элементов запрета, и элементов И и η элементов ИЛИ, выходы которых соединены с информационными входами второй группы коммутатора, первый и второй входы i -го (i = 1, 2, ...,п) элемента ИЛИ соединены соответственно с выходом i -го элемента запрета и с выходом i -го элемента И, первые входы g которых соединены с ί -м выходом кода адресного поля группы блока памяти микрокоманд, второй вход i -го элемента запрета соединен о i -м выходом кода поля ветвления группы блока памяти микрокоманд и с i -м информационным входом схемы сравнения, выход которой соединен с управляющим входом коммутатора, второй вход i -го элемента И соединен с i-м входом логических условий устройства.

   >