SU1481712A1 - Асинхронное устройство дл программного управлени - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в вычислительных системах и АСУ ТП в качестве контроллера. Цель изобретени  - упрощение конструктивного исполнени  устройства путем перехода к программируемой структуре. Поставленна  цель достигаетс  тем, что в известное устройство, содержащее блок пам ти, регистр адреса и группу элементов 2И-ИЛИ, введены коммутатор, группа элементов сравнени , первый и второй элементы ИЛИ, одновибратор и шифратор. Сущность новой дисциплины функционировани  устройства состоит в следующем: а) кажда  микрокоманда в блоке пам ти содержит разр ды, служащие дл  проверки выполнени  некоторых логических условий функционировани  устройства

б) переход к очередной микрокоманде осуществл етс  в произвольный момент времени при подтверждении провер емого услови 

в) адрес очередной микрокоманды образуетс  следующим образом: старшие разр ды из блока пам ти поступают в регистры адреса без изменени , а младшие модифицируютс  в зависимости от провер емых логических условий группой элементов сравнени 

г) возможна подстановка в регистр адреса кода операции извне. Устройство позвол ет осуществл ть микропрограммное управление процессами, когда момент перехода к очередному шагу определ етс  поступлением ожидаемого сигнала на один из асинхронных входов устройства. 2 ил.

Description

Изобретение относитс  к автомати-.; ке и вычислительной технике и может быть использовано в вычислительных системах и АСУ ТП в качестве контроллера .

Цель изобретени  - сокращение объ- ема оборудовани  и повышение гибкости управлени .

Сущность изобретени  состоит в следующем.

314

Кажда  микрокоманда в блоке пам ти содержит разр ды, служащие дл . проверки выполнени  некоторых логичеких условий функционировани  устрой- ства„ Переход к очередной микрокоманде осуществл етс  в произвольный момент времени при подтверждении провер емого услови .

Адрес очередной микрокоманды об- разуетс  следующим образом; старшие разр ды из блока пам ти поступают в регистры адреса без изменени ,, а младшие модифицируютс  в зависимости от провер емых логических условий группой элементов сравнени . Возможна подстановка в регистр адреса кода операции извне„

На фиг.1 приведена функциональна  схема устройстваj на фиг.2 - временные диаграммы работы устройства,

Устройство (фиг.1) содержит блок 1 пам ти регистр 2 адреса, группу 3 элементов 2И-ИЛИ, коммутатор 4, труп-  у 5 элементов сравнени , первый 6   второй 7 элементы ИЛИ, одновибрато 8„ шифратор 9е Символами 10о1 и 10.2 обозначены соответственно адресные и управл ющие входы устройства„ Симво- лами П, 12, 13.1 . о. 13.k обозначены соответственно выходы микроопераций, старших и младших разр дов адреса блока 1 пам ти Символами 14„1-140п обозначена группа пар выходов логи- ческих условий блока 1 пам ти. Символом 15 обозначен управл ющий выход блока 1 пам ти. Символами 16.1-16.п обозначены асинхронные управл ющие входы устройства,

Назначение основных элементов асинхронного программного устройства управлени  (фиг.1) состоит в следующем .

Блок 1 пам ти микрокоманд предна- зчачен дл  хранени  микрокоманд, реализуемых устройством, и представл ет собой запоминающее устройство статического типа, информаци  на выходе которого по вл етс  после подачи на его вход адреса и сохран етс  на выходе до сн ти  входного сигнала. С выхода П блока 1 пам ти считываютс  сигналы микроопераций, с выхода 12 - старшие разр ды адреса очеред- ной микрокоманды, с выходов 13.l-13.k младшие модифицируемые разр ды адреса очередной микрокоманды, на парных выходах 14,1-14„п - коды провер емых

24

логических условий, причем один каждой пары служит дл  проверки

наличи  изменени  значени  логического услови  с нул  на единицу, а второй - с единицы на нуль, с выхода 15 считываетс  сигнал окончани  микропрограммного цикла.

Регистр 2 адреса предназначен дл  приема, хранени  и выдачи адреса очередной микрокоманды. Запись адреса , поступившего на D-входы регистра 2, осуществл етс  по заднему фронту первого тактового импульса, поступившего на его вход синхронизации с выхода элемента ИЛИ 6,

Группа 3.1-З.п элементов 2И-ИЛИ предназначена дл  фиксации момента совпадени  значени  провер емого логического услови  с заданным.

Сигнал единицы на выходе любого из элементов 2И-ИЛИ группы 3.1-З.п формируетс  в следующих случа х

На вторые входы элементов И некоторого элемента 2И-ИЛИ группы 3.1-З.п подан код 10, а на соответствующий ему синхронный вход устройства группы 16:1 - 16,п поступает единичный сигнал. I

На вторые входы элементов И некоторого элемента 2И-ИЛИ группы 3.1- З.п подан код 01, а на соответствующий ему асинхронный вход устройства группы 16.1-16.П поступает пулевой сигнал.

Если на вторых входах элементов К произвольного элемента 2И-ИЛИ группы 3.1-З.п единичные сигналы отсутствуют (код 00), то этот элемент 2И-ИЛИ заперт и сигнал единицы «а его выходе не может быть сформирован.

Если на вторых входах элементов К произвольного элемента 2И-ИЛИ группы 3.1-З.п присутствуют единичные сигналы (код 11), то сигнал единицы на его выходе формируетс  при любом уровне сигнала на соответствующем ему асинхронном входе устройства группы 16.1-16.п.

Таким образом, выходной сигнал 1-го элемента 2И-ИЛИ 3,1 группы Ь; определ етс  функцией

Ь; - У;х;, + У,-х;а + х{,х,-4, где у. - значение сигнала на асинхронном входе 16.1 устройства;

X;, - значение сигнала на первом выходе пары 14.1 выходов

x (V - значение

логических условий блока 1

пам ти;

сигнала на втором

выходе пары 14.1 выходов ло- гических условий блока 1

пам ти

Коммутатор 4 адреса предназначен дл  коммутации на вход регистра 2 адреса очередной микрокоманды. Он осу- ществл ет передачу на вход регистра 2 одного из двух адресов, поступающих на его первый и второй информационные входы: соответственно начального адреса микропрограммы и текущего адреса очередной микрокоманды

Управление коммутатором осуществл етс  сигналом с управл ющего выхода 15 блока 1 пам ти. Если на выходе 5 блока 1 пам ти сформирован единичный сигнал (т„е. присутствует сигнал конца команды), то на первый управл ющий вход коммутатора 4 подаетс  сигнал единицы, а на второй нул . Следовательно, на выход коммутатора 4 коммутируетс  начальный адрес микропрограммы с его первого информационного входа.

Если на выходе 15 блока 1 пам ти единичный сигнал отсутствует, т„е. отсутствует сигнал конца команды, то на первый управл ющий вход коммутатора 4 подаетс  нулевой сигнал, а на второй - сигнал единицы,, Следовательно , на выход коммутатора 4 коммутируетс  текущий адрес очередной микрокоманды с его второго информационного входа.

Группа 5.1-5.к элементов сравнени  предназначена дл  модификации младших разр дов адреса очередной микрокоманды. Выходной сигнал элемента 5Д сравнени  группы 5.1-5..П определ етс  функцией

z а;Ь; + а;Ь; , где а - значение младшего 1-го

разр да адреса (сигнал на первом входе элемента 5,i сравнени );

1ь - значение результата проверки логического услови  (назначение группы 3.1-З.п элементов 2И-ИЛИ). Элемент ИЛИ 6 предназначен дл  формировани  управл ющего сигнала записью в регистр 2 адреса.

Элемент ИЛИ 7 предназначен дл  формировани  сигнала, свидетельствую ,0 5

0

5

0

5

0

5

5

щего о результатах проверки логических условий„ Сигнал единицы на его выходе по витс  в случае совпадени  значени  некоторого логического услови  с заданным.

Однбвибратор 8 предназначен дл  формировани  импульса перехода к очередной микрокоманде по окончании проверки логических условий.

Шифратор 9 предназначен дл  уменьшени  числа разр дов в адресе микрокоманды путем преобразовани  унитарного кода, соответствующего младшим разр дам адреса в двоичный код. В результате этого преобразовани  разр дность адреса микрокоманды уменьшаетс  на величину & Г2(, где п - общее число провер емых логических условий.

Шифратор 9  вл етс  приоритетным шифратором, что позвол ет при поступлении на его вход двух и более единичных сигналов (одновременное выполнение нескольких провер емых условий) выделить входной сигнал, имеющий наибольший приоритет, и формировать соответствующий ему код.

I

Шифратор 9 может быть выполнен, к

примеру, на микросхеме К500ИВ165.

Устройство работает следующим образом ,

В исходном состо нии на выходах регистра 2 адреса и блока 1 пам ти за исключением управл ющего выхода 15 блока 1 пам ти, где присутствует единичный сигнал, информаци  отсутствует .

По заднему фронту сигнала с входа 10.2 устройства, прошедшего через элемент ИЛИ 6, в регистр 2 записываетс  адрес начальной микрокоманды. Код адреса поступает с адресных входов 10.1 устройства через коммутатор 4 на информационные входы регистра 2 адреса. Начальный адрес с выхода регистра 2 поступает на адресные входы блока i пам ти и на его выходах по вл етс  перва  микрокоманда. На выходе 15 блока 1 пам ти пропадает единичный сигнал, который разрешает прохождение на D-вход регистра 2 текущего адреса очередной микрокоманды с второго информационного входа коммутатора 4. Текущий адрес очередной микрокоманды формируетс  следующим образом: старшие разр ды берутс  с выхода J2 блока 1 пам ти, а младшие.

с выходов элементов 5«i-5.k сравнени  группы.

При работе устройства возможна проверка одного логического услови  или нескольких логических условий, что соответствует ветвлению микрокоманды . Если провер етс  1-е логическое условие, то на соответствующей ему i-й паре выходов группы 14.1-14.n выходов блока 1 пам ти формируютс  коды 01 и Ю, если ожидаемое значение 1-го логического услови  соответственно нулевого либо единичного уровн . Если некоторое логическое ус- ловие не провер етс , то на соответствующей ему паре выходов группы 14,,п выходов блока 1 пам ти формируетс  код 00.

Переход к очередной микрокоманде

происходит в тех случа х, если значение провер емого логического услови  совпадает с ожидаемым; значение одного любого из провер емых логичес- ких условий совпадает с ожидаемым, на какой-либо из пар выходов группы 14.1-14.П блока 1 пам ти формируетс  код 11, что соответствует безусловному переходу к очередной микро- команде,

В этих случа х на выходе соответствующего указанным выше случаем элемента 2И-ИЛИ группы 3,1-З.п формиру- етс  единичный сигнал, который через элемент ИЛИ 7 поступает на вход одно- вибратора 8. Одновременно с этим происходит модификаци  двоичного кода младших разр дов адреса очередной микрокоманды в элементах сравнени  группы 5.1-5.k. Одновибратор 8 формирует единичный импульс, по заднему фронту которого в регистр 2 записываетс  текущий адрес очередной микро- команды с второго информационного входа коммутатора 4. Длительность импульса, формируемого одновибратором 8, больше максимального времени срабатывани  элементов 5,l-5.k сравне- ни  группы шифратора 9 и коммутатора . 4.

Считывание очередной микрокоманды и ее выполнение аналогичны описан- ным.

По окончании микропрограммного цикла на выходе 5 блока 1 пам ти формируетс  сигнал единицы, и устройство управлени  возвращаетс  в исходное состо ние.

Claims (1)

1. Формула изобретени 

   Асинхронное устройство дл  программного управлени , содержащее блок пам ти, регистр адреса, группу элементов 2И-ИЛИ, причем информационные выходы регистра адреса соединены с адресными входами блока пам ти, выходы микроопераций блока пам ти  вл ютс  информационными выходами устройства , выходы логических условий блока пам ти соединены с первой группой входов группы элементов 2И-ИЛИ, втора  группа входов элементов 2И-ИЛИ  вл етс  группой асинхронных входов устройства, отличающеес  тем, что, с целью сокращени  объема оборудовани  и повышени  гибкости управлени , в него введены коммутатор , группа элементов сравнени , первый и второй элементы ИЛИ, одновибра- тор и шифратор, причем адресные входы устройства соединены с первыми информационными входами коммутатора, информационные выходы которого соединены с информационными входами регистра адреса, управл ющий вход устройства соединен с первым входом первого элемента ИЛИ, выход которого соединен с управл ющим входом записи регистра адреса, выходы шифратора соединены соответственно с вторыми входами элементов сравнени  группы, выходы младших разр дов адреса блока пам ти соединены с первыми входами элементов сравнени  группы, выходы группы элементов 2И-ШШ соединены с входами шифратора и входами второго элемента ИЛИ, выход которого соединен с входом одновибратора, выход которого соединен с вторым входом первого элемента ИЛИ, управл ющий выход блока пам ти соединен с первым и вторым инверсными управл ющими вхо дами коммутатора, втора  группа информационных входов которого объединена с выходами старших разр дов адреса блока пам ти и с выходами элементов сравнени  группьи