JPS61223938A - 論理演算装置 - Google Patents
論理演算装置Info
- Publication number
- JPS61223938A JPS61223938A JP6378285A JP6378285A JPS61223938A JP S61223938 A JPS61223938 A JP S61223938A JP 6378285 A JP6378285 A JP 6378285A JP 6378285 A JP6378285 A JP 6378285A JP S61223938 A JPS61223938 A JP S61223938A
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- JP
- Japan
- Prior art keywords
- instruction
- data
- bit
- converting
- register
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野」
本発明は命令解読部と命令実行部とを有してデータ処理
する論理演算装置に関する。
する論理演算装置に関する。
し開示の概要ｊ
本明細書及び図面は、データを構成するビットのデータ
内での位置を交互に移動する命令を解読し実行する事に
より、ｌｌ−の命令でデータ変換を行う技術を開示する
。
内での位置を交互に移動する命令を解読し実行する事に
より、ｌｌ−の命令でデータ変換を行う技術を開示する
。
Ｌ従来の技術」
データ処理システムを構成する論理演算装置がデータの
加工処理を行う過程で、データを構成するビット列の変
換が必要になる事が多い、特に、表示装置、印字装置等
の周辺装置にビットマツプ化されたデータを出力する時
は、周辺装置間でデータ表現が異なるために、ビットマ
ツプの変換を行う必要がある。しかし、従来の論理演Ｘ
装置ではビット列の順序を変更する命令を持たないため
に複数命令を繰り返し行う必要があり、そのため処理速
度が遅いという欠点があった。又、複数命令を繰り返し
てプログラムを作成せねばならぬというプログラム作成
上の問題もあった。
加工処理を行う過程で、データを構成するビット列の変
換が必要になる事が多い、特に、表示装置、印字装置等
の周辺装置にビットマツプ化されたデータを出力する時
は、周辺装置間でデータ表現が異なるために、ビットマ
ツプの変換を行う必要がある。しかし、従来の論理演Ｘ
装置ではビット列の順序を変更する命令を持たないため
に複数命令を繰り返し行う必要があり、そのため処理速
度が遅いという欠点があった。又、複数命令を繰り返し
てプログラムを作成せねばならぬというプログラム作成
上の問題もあった。
〔発明が解決しようとする問題点」
本発明は上記従来技術の欠点に鑑み成されたもので、１
つの命令でデータを構成するビット列の変換を行い、デ
ータ処理速度の向上とプログラム作成上の困難さを解決
しようというものである。
つの命令でデータを構成するビット列の変換を行い、デ
ータ処理速度の向上とプログラム作成上の困難さを解決
しようというものである。
Ｌ問題点を解決するための手段」
上記問題点を解決するために、本発明に係る実施例の基
本的構成を第１図に示す、第１図において、論理演算装
置１００は外部の記憶表！１１０１と接続されており、
ビット位置変換指示解読部１０２とビット位置移動部１
０３とを有す。
本的構成を第１図に示す、第１図において、論理演算装
置１００は外部の記憶表！１１０１と接続されており、
ビット位置変換指示解読部１０２とビット位置移動部１
０３とを有す。
［作用］
第１図に基いて、実施例の動作原理の概略を説明する。
論理演算装置ｌｌ ００は記憶装置ｌｏｔに記憶された
命令を読み出す、ビット位置変換指示解読部１０２は読
み出された命令内のビット位置変換指示を解読し、その
解読された変換指示に基いてビット位置移動部１０３が
記憶装置１０１内のデータを読み出してビット位置を変
換する。
命令を読み出す、ビット位置変換指示解読部１０２は読
み出された命令内のビット位置変換指示を解読し、その
解読された変換指示に基いてビット位置移動部１０３が
記憶装置１０１内のデータを読み出してビット位置を変
換する。
［実施例］
第２図は第１図の実施例をより具体化したもの
−で、論理演算装置の機能ブロレク、記憶装置１０１の
構成が示されている０図中、ｌは汎用演算レジスタ（以
下、 ＯＲ） 、２は算術論理演算器（以下、ＡＬｔｌ
） 、 ３は後述する制御記憶２８に格納され、第
７図（１ｋ）、（ｂ）の如き制御手順を有するマイクロ
プログラム制御を行う制御回路、４はプログラムカウン
タ（以下、ＰＣ） 、 ５は命令レジスタ（以下、ＩＲ
） 、 ６はＩＲ５の解析を行う命令デコーダ（以下
、ＩＤ） 、 ７はメモリアドレスレジスタ（以下、Ｍ
ＡＲ） 、 ８はメモリデータレジスタ（以下、にＩＲ
）、９はビット列変換回路、ｌＯは内部バス、１１はメ
モリ制御回路（以下、 ＭＯ）、１２はメモリ（以下、
ＭＥＭＯＲＹ）である。
−で、論理演算装置の機能ブロレク、記憶装置１０１の
構成が示されている０図中、ｌは汎用演算レジスタ（以
下、 ＯＲ） 、２は算術論理演算器（以下、ＡＬｔｌ
） 、 ３は後述する制御記憶２８に格納され、第
７図（１ｋ）、（ｂ）の如き制御手順を有するマイクロ
プログラム制御を行う制御回路、４はプログラムカウン
タ（以下、ＰＣ） 、 ５は命令レジスタ（以下、ＩＲ
） 、 ６はＩＲ５の解析を行う命令デコーダ（以下
、ＩＤ） 、 ７はメモリアドレスレジスタ（以下、Ｍ
ＡＲ） 、 ８はメモリデータレジスタ（以下、にＩＲ
）、９はビット列変換回路、ｌＯは内部バス、１１はメ
モリ制御回路（以下、 ＭＯ）、１２はメモリ（以下、
ＭＥＭＯＲＹ）である。
第３図は、実施例の論理演算装置１００で実行されるビ
ット列順序変換のための命令の形式の一例を表す。図中
、２０はこの命令に相当する命令コード部（以下、 ０
Ｐ−ＣＯＤＥ ） 、 ２１は順序変換指示情報が格納
されているメモリ１２内の番地オペランド（以下、 Ａ
−ＡＤＤＲＥＳＳ ） 、 ２２は変換対象となるデー
タが格納されている番地のオペランド（以下、Ｂ−ＡＤ
ＤＲＥＳＳ ＞ 、 ２３は変換されるべき語数を格
納するオペランド（以下１語数）である。
ット列順序変換のための命令の形式の一例を表す。図中
、２０はこの命令に相当する命令コード部（以下、 ０
Ｐ−ＣＯＤＥ ） 、 ２１は順序変換指示情報が格納
されているメモリ１２内の番地オペランド（以下、 Ａ
−ＡＤＤＲＥＳＳ ） 、 ２２は変換対象となるデー
タが格納されている番地のオペランド（以下、Ｂ−ＡＤ
ＤＲＥＳＳ ＞ 、 ２３は変換されるべき語数を格
納するオペランド（以下１語数）である。
即ち、 Ｂ−ＡＤＤＲＥＳＳ ２２が示す番地から始ま
って、語数２３が示す語数のデータを、Ａ−ＡＤＤＲＥ
ＳＳ ２ ｌが示す番地に格納されている順序指示デー
タ２６の指示通りに順次ビット順を変換していくもので
ある。
って、語数２３が示す語数のデータを、Ａ−ＡＤＤＲＥ
ＳＳ ２ ｌが示す番地に格納されている順序指示デー
タ２６の指示通りに順次ビット順を変換していくもので
ある。
第４図に従って、命令の実行動作の概略を説明する。今
、順序指示データ２６に゛０２５６７４３１パと格納さ
れていたとする。１語８ビツトとして、変換前のデータ
のｂ７〜ｂＯのビットポジションがｖ７〜Ｖｏの個であ
る（第４図の２５）、このデータが第４図２６の順序指
示データにしたげって順序変換されると、変換後は第４
図２７（７）ようにＶａ、Ｖａ 、Ｖ５ 、Ｖ２ 、Ｖ
ｔ 、Ｖａ、ＶＯ，Ｖ７となる。
、順序指示データ２６に゛０２５６７４３１パと格納さ
れていたとする。１語８ビツトとして、変換前のデータ
のｂ７〜ｂＯのビットポジションがｖ７〜Ｖｏの個であ
る（第４図の２５）、このデータが第４図２６の順序指
示データにしたげって順序変換されると、変換後は第４
図２７（７）ようにＶａ、Ｖａ 、Ｖ５ 、Ｖ２ 、Ｖ
ｔ 、Ｖａ、ＶＯ，Ｖ７となる。
第５図は制御回路３の詳細図である。木芙施例の制御回
路３はマイクロプログラム制御を用し）てお’Ｊ、２４
はマイクロプロセサ（以下、ｇ−ＣＰＵ）、２８はマイ
クロプログラムを格納しておく制御記憶（以下、Ｃ９）
、 ２９は論理演算装ｇｉ。
路３はマイクロプログラム制御を用し）てお’Ｊ、２４
はマイクロプロセサ（以下、ｇ−ＣＰＵ）、２８はマイ
クロプログラムを格納しておく制御記憶（以下、Ｃ９）
、 ２９は論理演算装ｇｉ。
Ｏ内の様々の構成要素との間で制御情報を授受する制御
バスインターフェースである。
バスインターフェースである。
第６図はビット列変換回路９の詳細図で、シフトレジス
タ３０はＷＩＪ３図の２５に、順序指示レジスタ３１は
１１５４図の２６に、出力レジスタ３２は第４図の２７
に対応する。シフトレジスタ３０は８ビツトのシフトレ
ジスタで、信号５ＨＩＦＴによりｌビットづつシフトし
、シフトされる毎に最終段のｂフから出方される。ｂ−
７の出力は出力レジスタ３２の各データインプット入力
（Ｄ端子）に入力する。ＷＲ序桁指示レジスタ３１３ピ
ツ）Ｘ８のシフトレジスタで、＠号５）ＩＩＦＴが入力
する毎に３ビツトまとめて図中の矢印４０の方向にシフ
トする。３３は２進→１０進のコンバータである。コン
バータ３３の８つの出方は、１つずつ出力レジスタ３２
の各エネーブル（Ｅ）端子に入力されている。出力レジ
スタ３２の各フリップフロップはＥ端子が′１″である
フリッププロップのみ付勢されて、入力のデータをラッ
チする。
タ３０はＷＩＪ３図の２５に、順序指示レジスタ３１は
１１５４図の２６に、出力レジスタ３２は第４図の２７
に対応する。シフトレジスタ３０は８ビツトのシフトレ
ジスタで、信号５ＨＩＦＴによりｌビットづつシフトし
、シフトされる毎に最終段のｂフから出方される。ｂ−
７の出力は出力レジスタ３２の各データインプット入力
（Ｄ端子）に入力する。ＷＲ序桁指示レジスタ３１３ピ
ツ）Ｘ８のシフトレジスタで、＠号５）ＩＩＦＴが入力
する毎に３ビツトまとめて図中の矢印４０の方向にシフ
トする。３３は２進→１０進のコンバータである。コン
バータ３３の８つの出方は、１つずつ出力レジスタ３２
の各エネーブル（Ｅ）端子に入力されている。出力レジ
スタ３２の各フリップフロップはＥ端子が′１″である
フリッププロップのみ付勢されて、入力のデータをラッ
チする。
信号５ＨＩＦＴが入力される度に、シフトレジスタ３０
と順序指示レジスタ３１は同期してシフトする。従って
順序指示レジスタ３１の最終段の出力Ｑｚ 、Ｃ２、Ｃ
３はコンバータ３３により１０進変換されるので、出方
レジスタ３２のうち順序指示レジスタ３１の最終段の債
で指定される１つのフリップフロップのみが付勢されて
、そのフリップフロップにシフトレジスタ３０のｂ７の
出力がストアされる。従うて、５ＨＩＦＴが入力される
毎に、シフトレジスタ３０のｂ７に格納されている値が
順序指示データに従って、出力レジスタ３２に格納され
ていく。
と順序指示レジスタ３１は同期してシフトする。従って
順序指示レジスタ３１の最終段の出力Ｑｚ 、Ｃ２、Ｃ
３はコンバータ３３により１０進変換されるので、出方
レジスタ３２のうち順序指示レジスタ３１の最終段の債
で指定される１つのフリップフロップのみが付勢されて
、そのフリップフロップにシフトレジスタ３０のｂ７の
出力がストアされる。従うて、５ＨＩＦＴが入力される
毎に、シフトレジスタ３０のｂ７に格納されている値が
順序指示データに従って、出力レジスタ３２に格納され
ていく。
ＢＣ３４はビット位置を表すカウンタでＯ〜８の個をと
る０語数カウンタ３５は変換すべき語数を保持するカウ
ンタである。
る０語数カウンタ３５は変換すべき語数を保持するカウ
ンタである。
尚、本実施例は１語８ビツトの場合について説明してお
り、もし１語１６ビツトであるならば、シフトレジスタ
３０は１６ビツト、順序指示レジスタ３１は４×１６ビ
ツト、出力レジスタ３２は１６ビツト必要となる。
り、もし１語１６ビツトであるならば、シフトレジスタ
３０は１６ビツト、順序指示レジスタ３１は４×１６ビ
ツト、出力レジスタ３２は１６ビツト必要となる。
次にＷＩＪ７図（１）、（ｂ）に基いて、本実施例の基
本動作を説明する。かかるフローチャートは！１８５図
の０９２８に格納されている制御手順に従って動作する
もので、各ステップの内容はマイクロオペレータとして
制御バスインターフェース２９を介して出力され、ＷＩ
Ｊ２図の各構成要素をそのマイクロオペレータに従って
動作させる。マイクロオペレータはＣ９２８に格納され
ている。
本動作を説明する。かかるフローチャートは！１８５図
の０９２８に格納されている制御手順に従って動作する
もので、各ステップの内容はマイクロオペレータとして
制御バスインターフェース２９を介して出力され、ＷＩ
Ｊ２図の各構成要素をそのマイクロオペレータに従って
動作させる。マイクロオペレータはＣ９２８に格納され
ている。
第７図（５Ｌ）は論理演算＊ｍ１ｏｏのＦＥＴＣ）Ｉ
ＣＹＣＬＥのフローチャートで、先ずステップＳＩＯ。
ＣＹＣＬＥのフローチャートで、先ずステップＳＩＯ。
Ｓ１２にて、ＰＯ２で指定されたＩＩＩＥＭＯＲＹＩ
２のデータを読み出す、ステップ５１４で、読み出した
データを旧Ｒ８を介してＩＲ５にロードする。七の命令
がビット列変換命令以外の命令であるならば（ステップ
３１６でＮＯ）、ステップＳ２２へ進み、ソノ命令処理
（ＥＸＥＣｔｌＴＥ ＣＹＣＬＥ ）を行い、ステップ
５２４でＰＯ２を適当な偏にセットして、ステップ５１
０へ戻る。
２のデータを読み出す、ステップ５１４で、読み出した
データを旧Ｒ８を介してＩＲ５にロードする。七の命令
がビット列変換命令以外の命令であるならば（ステップ
３１６でＮＯ）、ステップＳ２２へ進み、ソノ命令処理
（ＥＸＥＣｔｌＴＥ ＣＹＣＬＥ ）を行い、ステップ
５２４でＰＯ２を適当な偏にセットして、ステップ５１
０へ戻る。
ステップ３１６での判断がＹＥＳならば、ステップＳ１
８に進み、ビット列変換の処理を行うものである。その
処理を終了してステップＳ２０でＰＣを１つ進めて、再
び他の命令のＦＥＴＣＨＣＹＣＬＥを開始する。
８に進み、ビット列変換の処理を行うものである。その
処理を終了してステップＳ２０でＰＣを１つ進めて、再
び他の命令のＦＥＴＣＨＣＹＣＬＥを開始する。
次に第７図Ｃｂ）に従ってＥＸＥＣＵＴＦ、 ＣＹＣＬ
Ｅの一例について説明する。ステップ３３０〜Ｓ３４で
は命令のＡ−ＡＤＤＲＥＳＳ ２１に従ってＭＥＭＯＲ
ＹＩ ２から順序指示レジスタ３１へ順序指示データを
ロードする０次に、ステップＳ３６でＢＣ３４を８にセ
ットして、ステップ３３８〜３４２で被変換データをＢ
−ＡＤＤＲＥＳＳ ２２に従ってＭＥＭＯＲＹＩ Ｚか
ら１語読み出し、シフトレジスタ３０ヘロードする。
Ｅの一例について説明する。ステップ３３０〜Ｓ３４で
は命令のＡ−ＡＤＤＲＥＳＳ ２１に従ってＭＥＭＯＲ
ＹＩ ２から順序指示レジスタ３１へ順序指示データを
ロードする０次に、ステップＳ３６でＢＣ３４を８にセ
ットして、ステップ３３８〜３４２で被変換データをＢ
−ＡＤＤＲＥＳＳ ２２に従ってＭＥＭＯＲＹＩ Ｚか
ら１語読み出し、シフトレジスタ３０ヘロードする。
次に、ステップＳ４４〜Ｓ４６のループでＢＣ３４が０
″になるまで信号５ＨＩＦＴを山刃しながら、８８６図
に示されたような方法で１ビツトづづビット位置を変換
していく、ステップ５４６でＢＣ＝Ｏの時は１語の変換
が終了した時であるから、ステップ３４８で語数カウン
タ３５を１カウントタウンして、ステップＳ５０へ進み
、ステップ５５０−３５４で変！！！！後の１語をＭＥ
ＭＯＲＹＩ ２の元の番地に再格納する。ステップ５５
６で次のＭ変換データのアドレスを選び、ステップ３５
８で語数カウンタ３５が′″Ｏ″であるか調べて、“Ｏ
″゛でなければ（命令実行を終了していなければ〕、ス
テップＳ３６へ戻り、上述のフローを繰り返す。
″になるまで信号５ＨＩＦＴを山刃しながら、８８６図
に示されたような方法で１ビツトづづビット位置を変換
していく、ステップ５４６でＢＣ＝Ｏの時は１語の変換
が終了した時であるから、ステップ３４８で語数カウン
タ３５を１カウントタウンして、ステップＳ５０へ進み
、ステップ５５０−３５４で変！！！！後の１語をＭＥ
ＭＯＲＹＩ ２の元の番地に再格納する。ステップ５５
６で次のＭ変換データのアドレスを選び、ステップ３５
８で語数カウンタ３５が′″Ｏ″であるか調べて、“Ｏ
″゛でなければ（命令実行を終了していなければ〕、ス
テップＳ３６へ戻り、上述のフローを繰り返す。
このようにして、１つの命令で複数の語が指定された変
換規則に従ってデータ内のビット位置を交互に変換され
る。
換規則に従ってデータ内のビット位置を交互に変換され
る。
次に上記実施例の苦土の変形例について説明する。上記
実施例ではｌ命令でｗｅ語変換していたが、第２図の構
成に加えて、更にアキュムレータのようなレジスタをＧ
ＲＩ内に設ける。このようにすると１命令で１語のみの
変換を行って、変換後のデータをそのアキュムレータに
一時的に保持するようにも可能である。
実施例ではｌ命令でｗｅ語変換していたが、第２図の構
成に加えて、更にアキュムレータのようなレジスタをＧ
ＲＩ内に設ける。このようにすると１命令で１語のみの
変換を行って、変換後のデータをそのアキュムレータに
一時的に保持するようにも可能である。
以上説明したように本実施例によれば、ビット列の順序
を変換するという命令を加えたことにより、ビット配置
の異なる周辺ビットマツプ装置間のデータの転送、変換
を高速に行うことが可能になる。又、単なるビット位置
の変換に留まらず、暗号化におけるビットの転字が本実
施例により極めて高速に行われる。
を変換するという命令を加えたことにより、ビット配置
の異なる周辺ビットマツプ装置間のデータの転送、変換
を高速に行うことが可能になる。又、単なるビット位置
の変換に留まらず、暗号化におけるビットの転字が本実
施例により極めて高速に行われる。
Ｌ発明の効果Ｊ
以上説明したように本発明によれば、１つの命令でデー
タを構成するビットをデータ内で交互にかつ所望の位置
に変換できる。
タを構成するビットをデータ内で交互にかつ所望の位置
に変換できる。
第１図は本発明に係る実施例の基本構成を表す図。
第２図は実施例の詳細構成図、
ｊ８３図は命令と記憶データの関係を表す図、！＠４図
はビット位置変換の概略動作図、第５図は制御回路の構
成図、 第６図はビット列変換回路の詳細図、 第７図（ａ）、（ｂ）は実施例におけるマイクロプログ
ラム制御のフローチャートである。 特許出願人 キャノン株式会社 第１図 第３図 第５図 ３τＳ７図 （Ｇ）
はビット位置変換の概略動作図、第５図は制御回路の構
成図、 第６図はビット列変換回路の詳細図、 第７図（ａ）、（ｂ）は実施例におけるマイクロプログ
ラム制御のフローチャートである。 特許出願人 キャノン株式会社 第１図 第３図 第５図 ３τＳ７図 （Ｇ）
Claims (1)
- 命令解読部と命令実行部とを有しデータ処理する論理演
算装置において、前記命令解読部はビット位置変換指示
解読部を有し、前記命令実行部は前記ビット位置変換指
示解読部により解読されたビット位置変換指示に基いて
、データを構成するビットを相互に移動するビット位置
移動部を有する事を特徴とする論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6378285A JPS61223938A (ja) | 1985-03-29 | 1985-03-29 | 論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6378285A JPS61223938A (ja) | 1985-03-29 | 1985-03-29 | 論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223938A true JPS61223938A (ja) | 1986-10-04 |
Family
ID=13239292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6378285A Pending JPS61223938A (ja) | 1985-03-29 | 1985-03-29 | 論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142618A (ja) * | 1990-10-04 | 1992-05-15 | Toshiba Corp | 情報処理装置 |
| JP2011248591A (ja) * | 2010-05-26 | 2011-12-08 | Advantest Corp | ビット並べ替え回路およびそれを用いた試験装置 |
-
1985
- 1985-03-29 JP JP6378285A patent/JPS61223938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04142618A (ja) * | 1990-10-04 | 1992-05-15 | Toshiba Corp | 情報処理装置 |
| JP2011248591A (ja) * | 2010-05-26 | 2011-12-08 | Advantest Corp | ビット並べ替え回路およびそれを用いた試験装置 |
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