SU1164688A1 - Устройство дл параллельного обмена информацией - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ ПАРАГЙЕЛЬНОГО ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блок канальных передатчиков, блок канальных приемопередатчиков,выходной регистр,регистр состо ни ,мультиплексор данных,дешифратор адреса и дешифраг тор управл к цих сигналов, причем группа вькодов блока канальных передатчиков образует первьй информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, перва  группа информационных входов дешифратора адреса  вл етс  адресным входом устройства , группа входов-выходов дешифратора управл ющих сигналов образует управл ю1цие входы-выходы устройства , группа выходов блока канальных приемопередатчиков соединена с группой информационных входов выход- ного регистра, группой информационных входов регистра состо ни , второй группой информационных входов дешифратора адреса и группой адресных входов дешифратора управл кицих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управл ющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков, перва  . группа информационных входов которого соединена с вьпсодом мультиплексора данных, управл ющий вход которого соединен с адресным выходом дешифратора управл ющих сигналов, выход Вывод 2 которого соединен с входом выборки выходного регистра, перва  группа ииходов которого соединена с первым информационгалм входом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный (Л вход которого соединен с первьм выходом регистра состо ний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состо ний соединен с выходом Вывод О дешифратора управл к цих сиг-налов , втора  группа выходов выход Од 4 ного регистра соединена с вторым информационным входом блока канальОд 00 00 ных передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра,о тличающеес  .тем, что, с целью уменьшени  времени обработки вводимой в процессор информации, в него введены два входных селектора-мультиплексора , три селектора, одноразр дный. оперативш 1й запоминающий узел, блок вычислени  булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов перво

Description

го селектора-мультиплексора образует информационный вход устройства, а выходы триггеров группы образуют второй информационный выход устройства ; перва  группа выходов выходного регистра соединена соответственно с группой разрешающих входов первого и второго селекторов-мультиплексоров , информационными входами первого , второго и третьего селекторов, адресным входом одноразр дного оперативного- запоминающего узла и группой управл ющих входов выходного дешифратора , выходы которого соединены соответственно с установочными входами триггеров группы, группа выходов первого селектора-мультиплексора соединена с третьим информационным входом мультиплексора данных, у вторьм информационным входом канальных приемопередатчиков и информационным входом второго селекторамультиплексора , выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с информационным входом блока вычислени  булевых функций, выход которого соединен соответственно с первым входом первого элемента И, четвертым информационным входом мультиплексора данных и информационным входом одноразр дного оперативного запомивакщег узла, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход .которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разр дов данных выходного дешифратора , вход выборки старших разр дов данных которого соединен соответственно с первым управл ющим входом второго селектора-мультиплексора, стробирующим входом одноразр дного оперативного запоминающего узла, выходом первого элемента задержки и входом второго элемента задержки, выход которого соединен с запускающим входом блока вычислени  булевых функций, разрешак ций вход которого . соединен с выходом шифратора, вход которого соединен с второй группой выходов выходного регистра, треть  группа выходов которого соединена с входом выборки типа операции одноразр дного оперативного запоминак цего узла, разрешанхций вход которого соединен с выходом первого селектора

выход второго селектора соединен с вторым управл ющим входом второго селектора-мультиплексора, выход третьего селектора соединен с разрешающим входом выходного дешифратора , второй вход первого элемента И и первый вход второго элемента И соединеныс первым выходом регистра состо ний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, вход первого элемента задержки соединен с выходом третьего элемента (И, первьй вход которого соединен с выходом Вывод 2 дешифратора управл ющих сигналов,выхЬд вывода данных которого соединен с вТорым входом третьего элемента И.

2. Устройство по п.1, о т л и ч аю щ е е с   тем, что блок вычислени  булевых функций содержит дешифратор , триггер, элемент НЕ, дес ть элементов И и три элемента ИЛИ, , вход дешифратора образует разрешающий вход блока, синхронный вход триггера образует запускающий вход блока, первьй вход первого элемента И соединен с входом элемента -НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, пергъш выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и образует выход блока, при этом в блоке вычислени  булевых функций первый, второй третий, четвертый, п тий, шестой, седьмой и восьмой выходы дешифратора соединены с вторым входом первого элемента И, первыми входами п того, шестого, седьмого, восьмого,.дев того и дес того элементов И, вторым входом четвертого элемента И соответственно , первьй, второй, третий, четвертый , п тый, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого, четвертого, п того, шестого, седьмого, восьмого, дев того и дес того элементов И соответственно , выход третьего элемента ИЛИ соединен с информационным входом триггера, второй выход которого соединен с вторыми входами второго, дес того элементов И н первого элемента ИЛИ, выход элемента НЕ соединен с

вторыми входами п того элемента И и седьмого и восьмого элементов И соевторого элемента ИЛИ, выход которого динены с выходами второго, третьего соединен с вторьм входом дев того элементен И и первого элемента ИЛИ элемента И, 1зторые входы шестого, соответственно.

1164688

1

Изобретение относитс  к цифровым вычислительным машинам и может бытьиспользовано в качестве устройств ввода и обработки информации, отличающихс  заданием програм обработки одновременно с вводом подлежащих обработке данных.

Известно устройство параллельного обмена, предназначенное дл  подсоединени  к каналу ЭВМ Электроника 60 внешних устройств, включающее в себ   чейку коммутации и разв зки,  чейку выходного регистра данных и канальных усилителей,  чейку регистра состо ни ,  чейку регистра адреса и дешифрации управл ющих сигналов, соединенные соответствующим образом с каналом ЭВМ и внешними устройствами l .

Однако в случае использовани  указанного устройства в составе микроЭВМ при решении задач логического управлени  оно требует значительных затрат времени на обмен данными, а также большой объем программ, хран щих управл ющую информацию дл  обмена данными .

: Известно устройство параллельного обмена, вход щее в состав ЭВМ Электроника-60 , предназначенное дл  подсоединени  к каналу ,ЭВМ внешних устройств , обменивающихс  с ЙВМ даннымив параллельном коде, и содержащее блок канальных передатчиков, блок канальных приемопередатчиков, выходной регистр, регистр состо ни , мультиплексор данных, дешифратор адреса и дешифратор управл кицих сигналов, причем группа выходов блока канальных передатчиков образует первый инфор- мационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует адресноинформационный вход-выход устройства, вход дешифратора адреса  вл етс  управл ихцим входом устройства группа

входов-выходов дешифратора управл ющих сигналов образует управл юпше входы-выходы устройства, группа выходов блока канальных приемопередатчиков соединена с группой информа- . ционных входов выходного регистра, группой информационных вxdдoв регистра состо ни , группой адресных входов дешифратора адреса и группой адресных входов дешифратора управл ющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управл ющих сигналов, выход ввода которого соединен с управл ющим входом блока канальных передатчиков и управл ющим входом блока канальных приемопередатчиков, выход Вывод-2 дешифратора управл ющих сигналов соединен с входом выборки выходного регистра, выход Вывод О дешифратора управл кицих сигналов соединен с управл кмцим входом регистра состо ни , адресный выход дешифратора управл ющих сигналов соединен с управл ющим входом мультиплексора , первый выход выходного регистра соединен с первым входом блока канальных передатчиков и первым вхог дом мультиплексора данных, второй выход выходного регистра соединен с вторым входом блока канальных передатчиков, третий выход выходного регистра соединен с третьим входом блока канальных передатчиков, {выход мультиплексора данных соединен с пер вым информационным входом блока какальных приемопередатчиков, выходы выходного регистра  вл ютс  выходами устройства, второй вход блока канальных приемопередатчиков и третий групповой вход мультиплексора данных  вл ютс  входами устройстг. ва 2.

Однако в случае использовани  известного устройства в составе микро-ЭВМ при:решении задач логичес кого управлени  оно требует значительных затрат времени на обмен данными, а также большой объем программ , хран щих управл ющую информацию дл  обмена данными. Задача логического управлени  дл  микро-ЭВМ формируетс  следующим образом: реализовать средствами, вход щими в микро-ЭВМ, управл к ций автомат, комбинационна  часть которого реализует некоторую систему булевый функций. Использование микро-ЭВМ при обмене через устройство параллельного обмена (по 16 разр дов) показало, что затраты времени на вычисление значени  одного выходного сигнала по описыванлцей его булевой функции составл ют i 200-300 МКС. При числе функций в системе булевых функций 128256 производительность управл ющего автомата недостаточна дл  целого р г да задач управлени . В насто щее врем  общее количество входов и выходов таких автоматов колеблетс  в пределах от ста до тыс чи реализаци  этих автоматов с применением УПО приводит к значительным зат ратам времени центрального процессеpa на подготовку и обмен данных. Цель изобретени  - уменьшение вре мени обработки вводимой в процессор информации путем обеспечени  предобработки входного потока данных в соответствии с булевыми функци ми непосредственно в устройстве. Поставленна  цель достигаетс  тем что в устройство, содержащее блок канальных пере датчиков, блок канап ьны приемопередатчиков, выходной регистр регистр состо ни , мультиплексор дан ных, дешифратор адреса и дешифратор управл ющих сигналов, причем группа выходов блока канальных передатчиков образует первый информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, перва  группа информационных входов дешифратора адреса  вл  ет.с  адресным входом устройства, . группа входов-выходов дешифратора управл ющих сигналов образует управ л ющие входы-выходы устройства, груп па выходов блока канальных приемопередатчиков соединена с ;группой инфо мационных входов выходного регистра. группой информационных входов регистра состо ни , второй группой информационных входов дешифратора адреса и группой адресных входов дешифратора управл ющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управл ющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков , перва  группа информационных входов которого соединена с выходом мультиплексора данных, управл ющий вход которого соединен с адресным выходом дешифратора управл юпщх сигналов, выход Вывод 2 которого соединен с входом выборки выходного регистра, перва  группа выходов которого соединена с первым информационным входом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный вход которого соединен с первым выходом регистра состо ний , второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состо ний соединен с выходом Вывод О дешифратора управл ющих сигналов, втора  группа выходов выходного регистра соединена с вторым информационным входом блока канaл ныx передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра, введены два входных селектора-мультиплексора , три селектора , одноразр дный оперативный sanoiejнакщий узел СОЗУ), блок вычислени  булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки , выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов первого селектора-мультиплексора образует информационньй вход устройства, а выходы триггеров группы образуют второй информационный выход устройства, перва  группа выходов выходного регистра соединена соответственно с группой разрешающих входов первого и второго селекторов-мультиплексо-. ров,. информационными входами первого , второго и третьего селекторов, адресным вхоДом одноразр дного ОЗУ и группой управл к цих входов выходного дешифратора, выходы которого

соединены соответственно с устйно- вочными входами триггеров группы, группа выходов первого селекторамультиплексора соединена с третьим информационным входом мультиплексора данных, вторым.информационным входом канальных приемопередатчиков и информационным входом второго селектора-мультиплексора , I выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с информационным входом блока вычислени  булевых функций, выход которого соединен соответственно с первым входом первого элемента И, четвертым информационным входом мультиплексора данных и информационным входом одноразр дного ОЗУ, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разр дов данных выходного дешифратора, вход выборки старших разр дов данных которого соединен

соответственно с первым уПравл н цим I

входом второго селектора-мультиплексора , стробирующим входом одноразр дного ОЗУ, выходом первого элемент задержки и входом второго элемента задержки , выход которого соединен с запускающим входом блока вычислени  булевых функций, разрешающий вход которого соединен с выходом шифратора , ВХОД которого соединен с второй группой выходов выходного регистра, треть  группа выходов которого соединена с входом выборки типа операции одноразр дного ОЗУ, разрешающий вход которого соединен с выходом первого селектора, выход второго селектора соединен с вторым управл ющим входом второго селектора-мультиплексора, вы хЬд третьего селектора соединен с разрешакицим входом выходного дешифратора , второй вход первого элемента И и первый вход второго элемента И соединены с первым выходом регистра сое- то ний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, вход первого элемента задержки соединен с выходом третьего элемета И, первый вход которого соединен с выходом Вывод 2 дешифратора управл ющих сигналов, выход вывода данных которого соединен с вторым входо третьего элемента И.

Кроме того, блок вычислени  булевых функций содержит дешифратор , триггер, элемент НЕ, дес ть элементов И и три элемента ИЛИ, причем вход дешифратора образует разрешающий вход блока, синхронный вход триггера образует запускающий вход блока, первый вход первого элемента И соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и -образует вь1ход блока, при этом в блоке вычислени  булевых функций первый, второй, третий, четвертый, п тьй, шестой, седьмой и восьмой выходы дешифратора -соединены с вторым входом первого элемента И, первыми входами п того, шестого, седьмого, восьмого, дев того и дес того элементов И, вторым входом четвертого элемента И соот- ветственно,первый, второй, третий, четвертьй, п тьй, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого, четвертого , п того, шестого, седьмого, восьмого, дев того и дес того элементов И соответственно, выход третьего элемента ИЛИ соединен с информационным входом триггера, второй выход которого соединен с вторыми входами второго, дес того элементов И и первого- элемента ИЛИ, выход элемента НЕ соединен с вторыми входами п того элемента И и второго элемента ИЛИ, выход которого соединен с вторым входом дев того элемента И, вторые входы шестого, седьмого и восьмого элементов И соединены с выходами второго, третьего элементов И и первого элемента ИЛИ соответственно ., .1

На фиг. 1 изображена структурна 

схема предлагаемого устройства; на фиг. 2 - блок вычислени  булевых

.функций,

Устройство содержит (фиг. 1} шину 1 ЭВМ, блок 2 канальных передатчиков,

.блок 3 канальных приемопередатчиков, выходной регистр А, регистр 5 состо ни , мультиплексор 6 данных, дешифратор 7 BfSfeca, дешифратор 8 ytiравл йлцих сигналов, первый селектррмультиплексор 9, второй селектормультгашексор 10, второй селектор И Ъервый селектор 12, ОЗУ 13 первьй элемент ИЛИ.14, шифратор 15, третий элемент И 16, первьй элемент 17 задержки , второй элемент 18 задержки, блок 19 вычислени  булевых функций. вторрйзэлемент И 20, первый элемент И 21, третий селектор 22, второй элемент ИЛИ 23, выходной дешифратор 24, группу триггеров 25-27, информационньй вход 28, вход 29 разрешени , вход 30 запуска и выход 31 блоБлок 19 содержит элемент НЕ 32, дешифратор 33, первьй, п тьй - дес тый , четвертьй, второй, третий, элементы И 34-43, элементы ИЛИ 4446 и триггер 47. Устройство работает следующим образом . Обмен данными между центральным процессором и устройством дл  параллельного обмена информацией осуществл етс  посредством программных операций и канала 1 обмена. УПО способно хранить шестнадцать разр дов выходного слова : в выходном регистре 4. Люба  программна  операци , котора  загружает информацию . в выходной регистр 4 или регистр 5 состо ни , вызывает по вление сигнала Вывод данных на соответствующем выходе дешифратора управл ющих сигналов . Входные данные передаютс  в канал ,1 ЭВМ из входного буферного регистра выходного регистра 4 или регистра 5 С.ОСТОЯНИЯ в течение канального Цикла.Ввод. Все шестнадцать разр дов помещаютс  в канал одновременно . Когда центральный процессор обра щаетс  к внешнему устройству через УПО, он помещает адрес одного из регистров УПО в канал 1 ЭВМ. Этот адре принимаетс  блоком 3 канальных приемопередатчиков , , пройд  блок 3 канальных приемопередатчиков, он поступает в дешифратор 7 адреса. Дешифратор 7 адреса дешифрирует адрес и в случае, если это адрес одного из регистров УПО, устанавливает свой триггер. При этом на выходе дешифратора 7 адреса по вл етс  сигнал Устройство выбрано, который разрешает функционирование дешифратора 8 4 управл ющих сигналов. Работа дешифратора 8 управл ющих сигналов определ етс  сигналом Устройство выбрано, младшими разр дами адреса и канальными сигналами, присутствующими в канале I ЭВМ. Дешифратор 9 управл ющих сигналов вырабатывает соответствующие сигналы, управл ющие элементами УПО, из канальных сигналов и этим самым обеспечивает обмен в соответствии с диаграмнами обмена канала 1 ЭВМ. Благодар  работе дешифратора 8 управл ющих сигналов УПО представл етс  центральному процессору и каналу ЭВМ как три адресуемых регистра: выходной регистр 4, регистр 5 соств ни  и входной буферный регистр. Три младших разр да адреса, наход щегос  в канале 1 ЭВМ, запоминаютс  в дешифраторе 8 управл кицих сигналов во врем  адресной части .цикла обращени  к каналу ЭВМ и используютс  дл  выбора одного из регистров 4 и 5 ипи буферного регистра. Регистр 5 состо ни  предназначен дл  хранени  информации, управл ющей работой УПО. Информаци  из канала 1 ЭВМ, пройд  блок 3 канальных приемопередатчиков , будет записана в регистр 5 состо ни  по по влению сигнала 1 на выходе Выход О дешифратора 8 управл ющих сигналов. Управление считыванием информации из выходного регистра 4, регистра 5 состо ни  и входного буферного регистра осуществл ет дешифратор 8 управл ющих сигналов. Он выдает сигналы передачи в канал ЭВМ данных на блок 2 канальных передатчиков 2 и блок 3 канальных приемопередатчиков, а также управл ет мультиплексором 6 данных . I Мультиплексор 6 данных выбирает информацию из регистра 5 состо ни , выходного регистра и входного буфер ого регистра. Входной буферный регистр представл ет из себ  логический регистр, которьй имеет адрес, как и физические регистры: регистр 4 выходной и регистр 5 состо ни . Обратившись через канал ЭВМ к выходному, буферному регистру, центральный процессор получит информа- цию с выхода первого входного селектора 12 мультиплексора 9, котора  поступит в него через блок 3 канальных приемопередатчиков и чере мультиплексор 6 данных и блок 3 канальных приемопередатчиков. Через мультиплексор 6 данных в канал ЭВМ передаетс  содержимое мпадшего байта того регистра,код которого присутствует на выходе Адрес дешифратора 8 управл ющих сигналов. Содержимое старшего байт выходного регистра 4 поступает через блок 2 канальных передатчиков, содержимое старшего байта входного бу фера регистра поступает через блок 3 канальных приемопередатчиков. Информаци  из канала ЭВМ, пройд  блок 3 канальных приемопередатчиков будет записана в выходной регистр 4 по по влению сигнала 1 на выходе Выход 2 дешифратора 8 управл к дих сигналов. Таким образом, блок 2 канальных передатчиков, блок 3 канальных мопередатчикой, выходной регистр 4 регистр 5 состо ни , мультиплексор 6 данных, дешифратор 7 адреса, дешиф ратор 8 управл кщих сигналов функционируют аналогично прототипу. После записи информации из канал ЭВМ в выходной регистр 4 он хранит следующие данные: адрес выборки входа, выхода или слова ОЗУ, призна записи в ОЗУ, код операции логического блока. Адрес выборки требует дл  хранени  дев ти-двенадцати разр дов в зависимости от количества входов, выходов и объема ОЗУ, щшзнак записи - один разр д, код операции логического блока - трех-п ти разр дов в зависимости от количества операций логического блока. Адрес выборки входа, выхода илиг слова ОЗУ с первого выхода выходного регистра 4 поступает на оба входных селектора-мультиплексора 9 и to, три селектора И, 12 и 22, мультиплексор 6 данных и выходной дешифратор 24. Признак записи с второго выхода выходного регистра 4 поступает на вход запись-чтение ОЗУ 13. Код операции процессора с третьег выхода выходного регистра 4 поступае на вход .шифратора 15. Первый входной селектор-мульт й е i сор 9 выполн ет коммутацию входного поиска данных в шестнадцати каналах в соответствии с адресом выборки по ступившим из (ВЫХОДНОГО регистра 4 . - Второй входной селектор-мультиплексор . 10 предназначен дл  выборки одного из выходных каналов первого входного селектора-мультиплексора 9 в соответствии с четырьм  разр дами адреса выборки, поступившими из выходного регистра 4. Второй селектор 11 дешифрирует адрес выборки и в случае, если это адрес входного сигнала, вырабатывает сигнал разрешени , поступающий на строби15ующий вход второго входного селектора- . мультиплексора 10, разреша  тем самым по вление информации на его выходе . Второй селектор И реализуетс  в обще случае на ПЗУ с организацией N сюв разр д, при этом обеспечиваетс  гибка  система адресации входов, выходов и ОЗУ. Поскольку адрес выборки хранитс  в выходном регистре 4, то данные на выходе первого входного селекторамультиплексора 9 будут сохран ть фик- срфованное значение до перезаписи информации в выходном регистре 4, Информаци  на выходе второго вход-но го селектора-мультиплексора 10 присутствует лишь в течение канального цикла Вывод, когда производитс  обращение к выходному регистру 4, поскольку на первый стробирукмций вход второго входного селектора-мультиплексора 10 подан сигнал с выхода первого элемента 17 задержки. Этим достигаетс  проста  коммутаци  информации через первьй элемент ИЛИ 14 на вход логического блока. Совместной работой первого и второго входных селекторов мультиплексоров и второго селектора 11 обеспечиваетс  считывание значени  одного из входных сигналов и по вление этого значени  на выходе второго селектора-мультиплексора Ш. Это значение сигнала, пройд  через первый элемент ИЛИ 14, поступит на вход логического блока 19. Совместной работой первого.входного Селектора-мультиплексора 9, вто- .. ого селектора 11 и выходного региг тра 4 обеспечиваетс  прием, хранеие и передача в канал ЭВМ значений естнадцати входных сигналов, выбанных первым селектором-мультиплекором 9 в соответствии с адресом вы- ; орки, поступившим из выходного регистра 4. II Центральный процессор, запасав выходной регистр 4 адрес выборки в течение канального цикла Вывод, считает значение шестнадцати входны сигналов в канальном цикле Ввод, обратившись к входному буферному регистру данных УПО и П. ОЗУ 13 имеет организацию М-слов X 1 разр дов и предназначено дл  хранени  сигналов, характеризующих состо ние запоминающей части автом та. Адрес слова ОЗУ 13, в которое ведетс  запись информации или из которого информаци  считываетс , определ етс  адресом выборки, посту пившим из выходного регистра 4. Тип операции ОЗУ 13, т.е. запись или чтение, определ етс  признаком вы вода, поступившим из выходного регистра 4, Данные в ОЗУ 13 поступают с выхода логического блока 19. Первый селектор 12 дешифрирует а рее выборки и в случае, если это адрес ОЗУ 13, вырабатывает сигнал разрешени , который поступает на вход выбор,ки ОЗУ 13. Этим разрешаетс  запись или чтение информации в ОЗУ 13. Первый селектор 12 реализован на ПЗУ с организацией N слов X 1 разр д. Данные на выходе ОЗУ присутствуют только в течение канал ного цикла Вывод, поскольку он стробируетс  сигналом с выхода первого элемента задержки. Данные с вы хода ОЗУ 13, пройд  через первую схему ИЛИ 14, поступают на вход бло ка 19. Логический блок предназначен дл  выполнени  булевых операций типа И, ИЛИ, НЕ, ЗАПОМНИТЬ и т.д. Эти опера ции выполн ютс  между данными (один разр д), присутствующими на.его вхо де, и Содержимым,регистра-аккумул тора (один /разр д). Результат опера ции присутствует на выходе логического блока до по влени  результата следующей по пор дку операции, В качестве примера рассмотрена реализаци  следующих логических опе раций : Л А . I-А, X А , X л , X V , TV А -А, , , 8 где X - данные на входе 28; А - содержимое регистра-аккумул тора (D-триггер 47); -- операци  записи в А), Элементы 32, 42 и 45 обеспечивают выполнение упом нутых логических операций между входными данными и содержимым регистра-аккумул тора (D -триггер 47). Дешифратор 33,группа элементов И 34-41 и третий элемент ИЛИ 46 обгразуют селектор-мультиплексор 8 каналов в 1, который коммутирует требуемый результат операции на информационный вход D -триггера 47. Тип логической операции задаетс  кодом на входе дешифратора, На синхровход D -триггера 47 TIOдаетс  строб с выхода второго элемента 18 задержки. В качестве выхода логического блока используетс  единичный выход D триггера 47, нулевой выход используетс  при выполнении логических операций . Обычно число логических операций равно 16 - 64, причем широко- используетс  подмножество операций, дл  чего приходитс  использовать шифратор 15. Данные с выхода блока 19 поступают на один из каналов мультиплексора 6 данных, на вход ОЗУ 13 или на вход первого элемента И 21. Регистр 5 состо ни  управл ет выводом значений выходных сигналов. Он имеет два разр да, состо ни  этих разр дов могут быть считаны через мультиплексор 6 данных в канал ЭВМ. Первый разр д регистра состо ни  с его первого выхода поступает на вход второго элемента И 20. Он предназначен дл  передачи значени  выходного сигнала или сигнала на вход логического блока 19 через канал ЭВМ I и регистр 5 состо ни  логическому блоку 19 или выходному дешифратору 24. Второй разр д регистра 5 состо ни  с его второго выхода управл ет передачей значени  сигнала в выходной дешифратор 24 либо из регистра 5 состо ни  либо с выхода логического блока 19, Если этот разр д имеет состо ние 1, то в выходной дешифратор 24 на его младший управл юпц й вход поступают данные из первого разр да регистра 5 состо ни  через второй элемент И 20 и второй элемент ИЛИ 23. Эти же данные поступают на вход блока 19 через второй элемент И 20 и первый элемент ИЛИ 14. Если второй разр д регистра 5 состо ни  имеет со то ние О то в выходной Дешифратор 24 на его младший управл гаций вход поступит разр д данных с выхода логи ческого блока 19 через первый элемен И 21 и второй элемент ИЛИ 23. Третий селектор 22 дешифрирует адрее выборкии,в случае,если это адрес выходного сигнала, вырабатывает Сигнал разрешени , который поступает на вход выборки выходного дешифратора 24, разреша  его работу. Третий селектор 22 реализован на ПЗУ с организацией N слов х 1 .разр д. Выходной дешифратор 24 предназначен дл  управлени  состо ни ми группы триггеров 25 - 27. В случае, если на младшем управл ющем -входе выходного дешифратора 24 сигнал имеет значение О, то при обращении к выходному дешифратору 24 выбираетс  нечетный выход, а если 1 то четный . Какой из триггеров при этом мен ет или подтверждает свое состо ние определ ет адрес выборки, поступивший из выходного регистра 4 на старш ие управл ющие .входы дешифратора 24. Совместна  работа узлов УПО синхронизируетс  сигналом Вывод данных , который последовательно проходит третий элемент И 16, первый элемент 17 задержки и второй элемент 18 задержки. При по влении сигнала Вывод данных вместе с сигналом Вывод 2 на соответствующих выходах дешифратора 8 управл ющих сигналов произойдет запись информации в выходной регистр 4, а также в зависимости от состо ни  выходов Делекторов 11,12 и 22 будет выполнена одна из операций: считывание значени  одного из входов первым и вторым входными селекторами-мультиплексорами 9 и 10 либо обращение к ОЗУ 13, либо устаноь ка одного из триггеров выходным дешифратором 24. После по влени  сигнала Вывод данных на выходе второго элемента задержки блок 19 выполнит логическую операцию над данными . Таким образом, предлагаемым устройством обеспечиваетс  гибка  предобработка , ввод и вывод данных, необходима  дл  реализации управл к цего автомата в соответствии с системой булевых функций. При этом в качестве аргументов могут быть использованы данные на входе первого входного селектора-мультиплексора 9, данные из ОЗУ 13 или с выхода регистра 5 состо ни . Вычисленные значени  могут быть помещены ;в ОЗУ 13, переданы в канал ЭВМ через мультиплексор 6 данных либо использоватьс  дл  управлени  состо нием триггеров 25 - 27, т.е. изменени  значений выходных сигналов УПО. Управление состо нием триггеров 25-27 обеспечиваетс  также совмест ной работой выходного регистра 4 и регистра 5 состо ни . УПО работает только под управлением центрального процессора ЭВМ, в состав которого оно входит. Использование изобретени  позвол ет расширить.функциональные возможности устройства путем обеспечени  предобработки входного канала данных в соответствии с булевыми функци ми непосредственно в устройстве параллельного обмена информацией, что при общем числе входных и выходных сигналов большем тридцати двух дает экономию пам ти микро-ЭВМ и повьппает ее быстродействие, В одном из случаев конкретного применени  производительность ЭВМ была повышена на пор док, объем пам ти сокращен в п ть раз,

ip «)

V.

«о

С

tT...tT

90S.2

Claims (2)

1. УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блок канальных передатчиков, блок канальных приемопередатчиков,выходной регистр,регистр состояния,мультиплексор данных,дешифратор адреса и дешифра-: тор управляющих сигналов, причем группа выходов блока канальных передатчиков образует первый информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, первая группа информационных входов дешифратора адреса является адресным входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управляющие входы-выходы устройства, группа выходов блока канальных приемопередатчиков j соединена с группой информационных входов выход- : ного регистра, группой информационных входов регистра состояния, второй группой информационных входов дешифратора адреса и группой адресных входов дешифратора управляющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управ- ляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков,первая . группа информационных входов которо, го соединена с выходом мультиплексора данных, управляющий вход которого соединен с адресным выходом дешифратора управляющих сигналов, выход Вывод 2 которого соединен с входом выборки выходного регистра, первая группа выходов которого соединена с первым информационным вхо· дом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный вход которого соединен с первым выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом ’’Вывод 0 дешифратора управляющих сигналов , вторая группа выходов выход*¹ ного регистра соединена с вторым информационным входом блока канальных передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра,о тличающееся тем, что, с целью уменьшения времени обработки вводимой в процессор информации, в него введены два входных селектора-мультиплексора, три селектора, одноразрядный, оперативный запоминающий узел, блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггёров, причем группа информационных входов первоSU <„.1164688 го селектора-мультиплексора образует информационный вход устройства, а выходы триггеров группы образуют второй информационный выход устройства; первая группа выходов выходного регистра соединена соответственно ' с группой разрешающих входов первого и второго селекторов-мультиплексоров, информационными входами первого, второго и третьего селекторов, адресным входом одноразрядного оперативного' запоминающего узла и группой управляющих входов выходного дешифратора, выходы которого соединены· соответственно с установочными входами триггеров группы, группа выходов первого селектора-мультиплексора соединена с третьим информационным входом мультиплексора данных, / вторым информационным входом канальных приемопередатчиков и информационным входом второго селекторамультиплексора, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с информационным входом блока вычисле- , ния булевых функций, выход которого соединен соответственно с первым входом первого элемента И, четвертым информационным входом мультиплексора данных и информационным входом одноразрядного оперативного запоминакщего узла, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разрядов данных выходного дешифратора, вход выборки старших разрядов данных которого соединен соответственно с первым управляющим входом второго селектора-мультиплексора, стробирующим входом одноразрядного оперативного запоминающего узла, выходом первого элемента задержки и входом второго элемента задержки, выход которого соединен с запускаю-? щим входом блока вычисления булевых функций, разрешающий вход которого соединен с выходом шифратора, вход которого соединен с второй группой выходов выходного регистра, третья группа выходов которого соединена с входом выборки типа операции одноразрядного оперативного запоминающего узла, разрешающий вход которого соединен с выходом первого селектора, выход второго селектора соединен с вторым управляющим входом второго * селектора-мультиплексора, выход третьего селектора соединен с разрешающим входом выходного дешифратора, второй вход первого элемента И и первый вход второго элемента И соединены с первым выходом регистра состояний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, вход первого элемента задержки соединен с выходом третьего элемента /И, первый вход которого соединен с выходом Вывод 2 дешифратора управляющих сигналов, выход вывода данных которого соединен с вторым входом третьего элемента И.

2. Устройство по п.1, отличающееся тем, что блок вычисления булевых функций содержит дешифратор, триггер, элемент НЕ, десять элементов И и три элемента ИЛИ, , вход дешифратора образует разрешающий вход блока, синхронный вход триггера образует запускающий вход блока, первый вход первого элемента И соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и образует выход блока, при этом в блоке вычисления булевых функций первый, второй, третий, четвертый, пятий, шестой, седьмой и восьмой выходы дешифратора ' соединены с вторым входом первого элемента И, первыми входами пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, вторым входом четвертого элемента И соответственно, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И соответственно, выход третьего элемента ИЛИ соединен с информационным входом триггера, второй выход которого соединен с вторыми входами второго, десятого элементов И и первого элемента ИЛИ, выход элемента НЕ соединен с

1 164688 вторыми входами пятого элемента И и второго элемента ИЛИ, выход которого соединен с вторьм входом девятого элемента И, вторые входы шестого, седьмого и восьмого элементов И сое· динены с выходами второго, третьего элементов И и первого элемента ИЛИ соответственно.