JPH06259227A - 演算装置 - Google Patents
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- JPH06259227A JPH06259227A JP5046342A JP4634293A JPH06259227A JP H06259227 A JPH06259227 A JP H06259227A JP 5046342 A JP5046342 A JP 5046342A JP 4634293 A JP4634293 A JP 4634293A JP H06259227 A JPH06259227 A JP H06259227A
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Abstract
(57)【要約】
【目的】 算術演算とシフト演算との複合演算を高速に
かつ演算精度を保証して実行可能な演算装置を提供す
る。 【構成】 算術演算とシフト演算との複合演算を１命令
コードで示すような命令コードＣＣが命令デコーダ２に
与えられると、デコーダ２は該コードＣＣをデコードし
演算制御信号Ｓ１およびシフト信号Ｓ３を演算部１およ
びシフタ４にそれぞれ与える。演算部１は信号Ｓ１に基
づき入力データＤ１およびＤ２を算術演算し、算術演算
結果データは最終的な複合演算結果以上の演算精度を持
ったデータとしてセレクタ３を介してシフタ４に与えら
れ、シフタ４は該入力データをシフト信号Ｓ３に基づき
シフト演算するので該複合演算においては演算精度が保
証され、さらに１命令実行時間内に算術演算命令とシフ
ト演算命令の２命令が実行されて高速演算が可能とな
る。
かつ演算精度を保証して実行可能な演算装置を提供す
る。 【構成】 算術演算とシフト演算との複合演算を１命令
コードで示すような命令コードＣＣが命令デコーダ２に
与えられると、デコーダ２は該コードＣＣをデコードし
演算制御信号Ｓ１およびシフト信号Ｓ３を演算部１およ
びシフタ４にそれぞれ与える。演算部１は信号Ｓ１に基
づき入力データＤ１およびＤ２を算術演算し、算術演算
結果データは最終的な複合演算結果以上の演算精度を持
ったデータとしてセレクタ３を介してシフタ４に与えら
れ、シフタ４は該入力データをシフト信号Ｓ３に基づき
シフト演算するので該複合演算においては演算精度が保
証され、さらに１命令実行時間内に算術演算命令とシフ
ト演算命令の２命令が実行されて高速演算が可能とな
る。
Description
【０００１】
【産業上の利用分野】この発明は、汎用のマイクロコン
ピュータなどに利用可能な演算装置に関し、特に、デジ
タル信号処理用の演算装置の改良に関する。
ピュータなどに利用可能な演算装置に関し、特に、デジ
タル信号処理用の演算装置の改良に関する。
【０００２】
【従来の技術】図２は、従来のデジタルデータを処理す
る演算装置のブロック図である。図２の演算装置はｎビ
ットのデジタルデータＤ１およびＤ２をならびにｍビッ
トの命令コードＣをそれぞれパケットデータとして入力
し、応じて演算動作して、演算結果を示すｎビットのデ
ータＤ４を出力する。以下、演算装置にデータが入力
し、該入力データに関する演算結果を示すデータが出力
されるまでに要する時間を１命令実行時間と呼ぶ。
る演算装置のブロック図である。図２の演算装置はｎビ
ットのデジタルデータＤ１およびＤ２をならびにｍビッ
トの命令コードＣをそれぞれパケットデータとして入力
し、応じて演算動作して、演算結果を示すｎビットのデ
ータＤ４を出力する。以下、演算装置にデータが入力
し、該入力データに関する演算結果を示すデータが出力
されるまでに要する時間を１命令実行時間と呼ぶ。
【０００３】図２の装置は、与えられる命令コードＣを
デコードして演算制御信号Ｓ５，選択信号Ｓ２および丸
め有／無信号Ｓ４を出力する命令デコーダ２、２ｎビッ
トの入力データを与えられる丸め有／無信号Ｓ４に基づ
いて丸め処理し、ｎビットのデータＤ４を出力する丸め
５、与えられるデータＤ１およびＤ２を並行して入力
し、応じて演算制御信号Ｓ５に基づき並行して動作しデ
ータ出力する加減算器１１、論理演算器１２、乗算器１
３およびシフタ１４を含む演算部６および２ｎビットの
複数の入力データのうち与えられる選択信号Ｓ２に従っ
て１つを選択し出力するセレクタ７を備える。
デコードして演算制御信号Ｓ５，選択信号Ｓ２および丸
め有／無信号Ｓ４を出力する命令デコーダ２、２ｎビッ
トの入力データを与えられる丸め有／無信号Ｓ４に基づ
いて丸め処理し、ｎビットのデータＤ４を出力する丸め
５、与えられるデータＤ１およびＤ２を並行して入力
し、応じて演算制御信号Ｓ５に基づき並行して動作しデ
ータ出力する加減算器１１、論理演算器１２、乗算器１
３およびシフタ１４を含む演算部６および２ｎビットの
複数の入力データのうち与えられる選択信号Ｓ２に従っ
て１つを選択し出力するセレクタ７を備える。
【０００４】演算制御信号Ｓ５は、加減算器１１を加算
および減算のいずれか一方に機能切換えするための信号
または論理演算器１２の論理演算内容を指示する信号ま
たはシフタ１４のシフト量およびシフト方向を指示する
信号を含む。選択信号Ｓ２はセレクタ７に演算部６から
並行して与えられる複数のデータのうちいずれか１つの
データを選択し出力させるための信号である。丸め有／
無信号Ｓ４は入力命令コードＣが論理演算命令コードで
あるときのみ丸め処理を指示しない丸め無信号に設定さ
れ、その他の命令コードＣが入力されたときは丸め処理
を指示する丸め有信号に設定される。演算部６の各種演
算器の出力データは、演算部６からセレクタ７に与えら
れる時点で、２ｎビットのデータにして出力される。
および減算のいずれか一方に機能切換えするための信号
または論理演算器１２の論理演算内容を指示する信号ま
たはシフタ１４のシフト量およびシフト方向を指示する
信号を含む。選択信号Ｓ２はセレクタ７に演算部６から
並行して与えられる複数のデータのうちいずれか１つの
データを選択し出力させるための信号である。丸め有／
無信号Ｓ４は入力命令コードＣが論理演算命令コードで
あるときのみ丸め処理を指示しない丸め無信号に設定さ
れ、その他の命令コードＣが入力されたときは丸め処理
を指示する丸め有信号に設定される。演算部６の各種演
算器の出力データは、演算部６からセレクタ７に与えら
れる時点で、２ｎビットのデータにして出力される。
【０００５】
【発明が解決しようとする課題】図２の演算装置を用い
て２つのデータの平均を算出する場合は、まず演算部６
の加減算器１１において加算命令が実行されて、その加
算結果データがデータＤ４として一旦演算装置から出力
される。その後、この加算結果データＤ４が再度、演算
装置に入力されて演算部６のシフタ１４において１ビッ
ト右シフト命令（÷２の処理）が実行されてデータＤ４
が出力されることにより、２つのデータの平均が算出さ
れる。したがって、この演算処理においては、加算命令
とシフト命令との実行のために少なくとも２命令実行時
間を必要とするので、この演算装置では算術演算とシフ
ト演算とからなる複合演算を高速に処理できないという
問題があった。
て２つのデータの平均を算出する場合は、まず演算部６
の加減算器１１において加算命令が実行されて、その加
算結果データがデータＤ４として一旦演算装置から出力
される。その後、この加算結果データＤ４が再度、演算
装置に入力されて演算部６のシフタ１４において１ビッ
ト右シフト命令（÷２の処理）が実行されてデータＤ４
が出力されることにより、２つのデータの平均が算出さ
れる。したがって、この演算処理においては、加算命令
とシフト命令との実行のために少なくとも２命令実行時
間を必要とするので、この演算装置では算術演算とシフ
ト演算とからなる複合演算を高速に処理できないという
問題があった。
【０００６】また、図２の演算装置においてｎ＝８ビッ
ト２の補数表現（値域−１２８〜１２７）で換算された
値を用いて、１００×３／４＝７５を２命令で実行する
場合 一度目の実行時は乗算命令を行ない結果を８ビット
精度に丸めてしまう。
ト２の補数表現（値域−１２８〜１２７）で換算された
値を用いて、１００×３／４＝７５を２命令で実行する
場合 一度目の実行時は乗算命令を行ない結果を８ビット
精度に丸めてしまう。
【０００７】１００×３＝３００→丸め５により最大値
に丸められる→１２７ 次の命令実行時にシフト演算を行なう。
に丸められる→１２７ 次の命令実行時にシフト演算を行なう。
【０００８】１２７÷４（１２７の２ビット右シフト）
を行なう→３１（論理値７５とは大きく異なる） 以上のように、図２の演算装置により乗算＋シフトを行
なう場合、論理上、乗算＋シフトの最終結果が演算装置
の有するｎビット精度に収まる場合においても、上述
の乗算を行なった時点でｎビット精度を越えると、丸め
５を用い、ｎビット精度で表現し得る値に丸められた不
正確な値（ｎビットで表現可能な最大値やｎビットを越
えたものを切り捨てた値など）に対して上述のシフト
演算が実行されることになって、原理的に正しい演算結
果が得られないという問題があった。
を行なう→３１（論理値７５とは大きく異なる） 以上のように、図２の演算装置により乗算＋シフトを行
なう場合、論理上、乗算＋シフトの最終結果が演算装置
の有するｎビット精度に収まる場合においても、上述
の乗算を行なった時点でｎビット精度を越えると、丸め
５を用い、ｎビット精度で表現し得る値に丸められた不
正確な値（ｎビットで表現可能な最大値やｎビットを越
えたものを切り捨てた値など）に対して上述のシフト
演算が実行されることになって、原理的に正しい演算結
果が得られないという問題があった。
【０００９】また、テキサスインスツルメンツ社発行の
「Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ ＴＭ３２０Ｃ
３０ ＤＳＰ Ｐｒｅｖｉｅｗ Ｂｕｌｌｅｔｉｎ」の
第１ないし第２頁には一般的なＤＳＰ（デジタル信号プ
ロセッサ）が開示される。さらにこの資料の第２頁には
このＤＳＰに採用されるＣＰＵ（中央処理装置）のブロ
ック図が開示される。このＣＰＵのブロック図からは、
ＡＬＵ（算術論理演算装置）とシフタとは直列に配置さ
れているが、乗算器とシフタとは直列に配置されていな
いため、乗算とシフトとの複合演算処理は最低２命令実
行時間を必要とするという欠点があった。
「Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ ＴＭ３２０Ｃ
３０ ＤＳＰ Ｐｒｅｖｉｅｗ Ｂｕｌｌｅｔｉｎ」の
第１ないし第２頁には一般的なＤＳＰ（デジタル信号プ
ロセッサ）が開示される。さらにこの資料の第２頁には
このＤＳＰに採用されるＣＰＵ（中央処理装置）のブロ
ック図が開示される。このＣＰＵのブロック図からは、
ＡＬＵ（算術論理演算装置）とシフタとは直列に配置さ
れているが、乗算器とシフタとは直列に配置されていな
いため、乗算とシフトとの複合演算処理は最低２命令実
行時間を必要とするという欠点があった。
【００１０】また、パナソニック’９２国際インダスト
リー総合展の出展品ガイド資料に開示された高速画像処
理ＤＳＰは、ＤＣＴ（離散コサイン変換）のための制御
回路を設けていることが最大の特徴であるが、算術演算
とシフト演算との複合演算を考慮したブロック構成が採
用されていないので、このＤＳＰによればこのような複
合演算のために２命令実行時間を必要としたり、丸め誤
差が大きかったりすると推察される。
リー総合展の出展品ガイド資料に開示された高速画像処
理ＤＳＰは、ＤＣＴ（離散コサイン変換）のための制御
回路を設けていることが最大の特徴であるが、算術演算
とシフト演算との複合演算を考慮したブロック構成が採
用されていないので、このＤＳＰによればこのような複
合演算のために２命令実行時間を必要としたり、丸め誤
差が大きかったりすると推察される。
【００１１】さらに特開昭６０−５４０７０号公報に開
示される演算装置においては、シフタは算術演算でオー
バフローが生じたときの値の丸め処理のために採用され
ており、算術＋シフトの複合演算のためにこのシフタを
用いることは何ら開示されていないので、この演算装置
では複合演算を１命令実行時間では到底処理できず、演
算速度を高速化できないという問題があった。
示される演算装置においては、シフタは算術演算でオー
バフローが生じたときの値の丸め処理のために採用され
ており、算術＋シフトの複合演算のためにこのシフタを
用いることは何ら開示されていないので、この演算装置
では複合演算を１命令実行時間では到底処理できず、演
算速度を高速化できないという問題があった。
【００１２】それゆえにこの発明の目的は、算術演算と
シフト演算とからなる複合演算を高速に、かつ演算精度
を保証して実行する演算装置を提供することである。
シフト演算とからなる複合演算を高速に、かつ演算精度
を保証して実行する演算装置を提供することである。
【００１３】
【課題を解決するための手段】この発明に係る演算装置
は、デジタルデータを用いた算術演算命令およびシフト
演算命令からなる複合演算命令を実行する装置であっ
て、デジタルデータを入力し、応じて算術演算命令に従
って算術演算し、演算結果データを少なくとも該複合演
算精度が保証されるようなデータ長にして出力する算術
演算手段と、この手段から出力される演算結果データを
入力し、応じてシフト演算命令に従ってシフト演算する
シフト演算手段とを備えて構成される。
は、デジタルデータを用いた算術演算命令およびシフト
演算命令からなる複合演算命令を実行する装置であっ
て、デジタルデータを入力し、応じて算術演算命令に従
って算術演算し、演算結果データを少なくとも該複合演
算精度が保証されるようなデータ長にして出力する算術
演算手段と、この手段から出力される演算結果データを
入力し、応じてシフト演算命令に従ってシフト演算する
シフト演算手段とを備えて構成される。
【００１４】
【作用】この発明に係る演算装置は、演算装置に入力さ
れたデジタルデータに対して該装置内で算術演算命令お
よびシフト演算命令が連続して実行されるとともに、算
術演算結果データに対しては算術演算およびシフト演算
からなる複合演算結果データの精度を保証するようなデ
ータ長にしてシフト演算が実行される。
れたデジタルデータに対して該装置内で算術演算命令お
よびシフト演算命令が連続して実行されるとともに、算
術演算結果データに対しては算術演算およびシフト演算
からなる複合演算結果データの精度を保証するようなデ
ータ長にしてシフト演算が実行される。
【００１５】
【実施例】図１は、この発明の一実施例によるデジタル
データを処理する演算装置のブロック図である。図１の
演算装置はｎビットのデジタルデータＤ１およびＤ２な
らびにｍビットの命令コードＣＣをそれぞれパケットデ
ータとして入力し、応じて演算動作して、演算結果を示
すｎビットのデータＤ３を出力する。命令コードＣＣに
は、算術演算命令コードとシフト演算命令コードとから
なる複合演算命令コードが含まれる。図１の演算装置は
加減算器１１、論理演算器１２および乗算器１３を含む
演算部１、命令デコーダ２、セレクタ３、シフタ４およ
び丸め５を含む。命令デコーダ２は命令コードＣＣをデ
コードし、演算制御信号Ｓ１、選択信号Ｓ２、シフト信
号Ｓ３および丸め有／無信号Ｓ４を演算部１、セレクタ
３、シフタ４および丸め５のそれぞれに与える。演算制
御信号Ｓ１は加減算器１１を加算および減算のいずれか
一方に機能切換えするための信号または論理演算器１２
の論理演算内容を指示する信号を含む。選択信号Ｓ２は
セレクタ７に演算部１から並行して与えられる複数個の
２ｎビットのデータのうちいずれか１つのデータを入力
し出力させるための信号である。シフト信号Ｓ３はシフ
タ４のシフト量およびシフト方向を指示する信号であ
る。丸め有／無信号は入力命令コードＣＣが論理演算命
令コードのみであるとき丸め処理を指示しない丸め無信
号に設定され、その他の命令コードＣＣであるとき丸め
処理を指示する丸め有信号に設定される。
データを処理する演算装置のブロック図である。図１の
演算装置はｎビットのデジタルデータＤ１およびＤ２な
らびにｍビットの命令コードＣＣをそれぞれパケットデ
ータとして入力し、応じて演算動作して、演算結果を示
すｎビットのデータＤ３を出力する。命令コードＣＣに
は、算術演算命令コードとシフト演算命令コードとから
なる複合演算命令コードが含まれる。図１の演算装置は
加減算器１１、論理演算器１２および乗算器１３を含む
演算部１、命令デコーダ２、セレクタ３、シフタ４およ
び丸め５を含む。命令デコーダ２は命令コードＣＣをデ
コードし、演算制御信号Ｓ１、選択信号Ｓ２、シフト信
号Ｓ３および丸め有／無信号Ｓ４を演算部１、セレクタ
３、シフタ４および丸め５のそれぞれに与える。演算制
御信号Ｓ１は加減算器１１を加算および減算のいずれか
一方に機能切換えするための信号または論理演算器１２
の論理演算内容を指示する信号を含む。選択信号Ｓ２は
セレクタ７に演算部１から並行して与えられる複数個の
２ｎビットのデータのうちいずれか１つのデータを入力
し出力させるための信号である。シフト信号Ｓ３はシフ
タ４のシフト量およびシフト方向を指示する信号であ
る。丸め有／無信号は入力命令コードＣＣが論理演算命
令コードのみであるとき丸め処理を指示しない丸め無信
号に設定され、その他の命令コードＣＣであるとき丸め
処理を指示する丸め有信号に設定される。
【００１６】図示されるように、図１の演算装置と図２
のそれとの異なる点は、図２の演算部６に内蔵されてい
たシフタ１４を演算部６から取出して、図１に示される
ようにセレクタ３と丸め５との間にシフタ４として配置
させた点にある。シフタ４はセレクタ３の２ｎビットの
データを入力し、シフト信号Ｓ３に基づいてシフト処理
し、２ｎビットのデータにして丸め５に出力する。図１
のその他の構成要件は図２に示されたそれらと同様であ
るので、その詳細説明は省略する。
のそれとの異なる点は、図２の演算部６に内蔵されてい
たシフタ１４を演算部６から取出して、図１に示される
ようにセレクタ３と丸め５との間にシフタ４として配置
させた点にある。シフタ４はセレクタ３の２ｎビットの
データを入力し、シフト信号Ｓ３に基づいてシフト処理
し、２ｎビットのデータにして丸め５に出力する。図１
のその他の構成要件は図２に示されたそれらと同様であ
るので、その詳細説明は省略する。
【００１７】図１の演算装置の特徴点は、演算部１の出
力段に、演算部１の演算結果を受けて動作するシフタ４
が配置されていること、通常の算術演算のみ、あるいは
シフト演算のみの実行に加えて、算術演算とシフト演算
とからなる複合演算を指示する命令コードＣＣが与えら
れたとき、演算部１で算術演算が行なわれシフタ４でシ
フト演算が行なわれるような命令実行のための制御機構
が備えられていること、さらに複合演算において演算部
１からシフタ４に引き渡される中間データのビット幅を
広く（２ｎビット幅）することにより論理的に可能な範
囲で最大限の演算精度保証を行ない得ることなどであ
る。
力段に、演算部１の演算結果を受けて動作するシフタ４
が配置されていること、通常の算術演算のみ、あるいは
シフト演算のみの実行に加えて、算術演算とシフト演算
とからなる複合演算を指示する命令コードＣＣが与えら
れたとき、演算部１で算術演算が行なわれシフタ４でシ
フト演算が行なわれるような命令実行のための制御機構
が備えられていること、さらに複合演算において演算部
１からシフタ４に引き渡される中間データのビット幅を
広く（２ｎビット幅）することにより論理的に可能な範
囲で最大限の演算精度保証を行ない得ることなどであ
る。
【００１８】図１の演算装置で実行される複合演算とし
ては、加算＋シフト、減算＋シフト、乗算＋シフトなど
を想定する。命令コードＣＣが算術演算命令コードまた
は論理演算命令コードである場合、命令デコーダ２はシ
フト信号Ｓ３を出力しないので、演算部１からセレクタ
３を介して出力される算術演算結果データまたは論理演
算結果データはシフタ４を通過して丸め５に与えられ
る。
ては、加算＋シフト、減算＋シフト、乗算＋シフトなど
を想定する。命令コードＣＣが算術演算命令コードまた
は論理演算命令コードである場合、命令デコーダ２はシ
フト信号Ｓ３を出力しないので、演算部１からセレクタ
３を介して出力される算術演算結果データまたは論理演
算結果データはシフタ４を通過して丸め５に与えられ
る。
【００１９】命令コードＣＣがシフト演算命令コードで
ある場合、演算部１は演算制御信号Ｓ１に応じて何ら演
算動作せず入力データを通過させ、セレクタ３は選択信
号Ｓ２に応じて加減算器１１からの入力データを選択し
シフタ４に与える。
ある場合、演算部１は演算制御信号Ｓ１に応じて何ら演
算動作せず入力データを通過させ、セレクタ３は選択信
号Ｓ２に応じて加減算器１１からの入力データを選択し
シフタ４に与える。
【００２０】次に、算術演算とシフト演算との複合演算
命令コードＣＣに従う演算装置の動作を説明する。
命令コードＣＣに従う演算装置の動作を説明する。
【００２１】ｎビットのデータＤ１およびＤ２が演算部
１に与えられるとともに、ｍビットの複合演算命令コー
ドＣＣが命令デコーダ２に与えられる。デコーダ２は与
えられる命令コードＣＣをデコードして演算制御信号Ｓ
１、選択信号Ｓ２、シフト信号Ｓ３および丸め有／無信
号Ｓ４を演算部１、セレクタ３、シフタ４および丸め５
にそれぞれに与える。入力データＤ１およびＤ２は演算
部１に与えられて演算制御信号Ｓ１に基づき加算、減算
および乗算のいずれかの処理が行なわれる。理論上、ｎ
ビットの加減算処理の結果はｎ＋１ビットの精度を必要
とし、ｎビットデータの乗算処理の結果は２ｎビットの
精度を必要とする。演算部１の各演算器の出力データは
一律に２ｎビットのデータに変換されてセレクタ３に並
行して与えられ、セレクタ３は選択信号Ｓ２に基づき与
えられる複数の入力データのうちいずれか１つを選択し
シフタ４にそのまま出力する。
１に与えられるとともに、ｍビットの複合演算命令コー
ドＣＣが命令デコーダ２に与えられる。デコーダ２は与
えられる命令コードＣＣをデコードして演算制御信号Ｓ
１、選択信号Ｓ２、シフト信号Ｓ３および丸め有／無信
号Ｓ４を演算部１、セレクタ３、シフタ４および丸め５
にそれぞれに与える。入力データＤ１およびＤ２は演算
部１に与えられて演算制御信号Ｓ１に基づき加算、減算
および乗算のいずれかの処理が行なわれる。理論上、ｎ
ビットの加減算処理の結果はｎ＋１ビットの精度を必要
とし、ｎビットデータの乗算処理の結果は２ｎビットの
精度を必要とする。演算部１の各演算器の出力データは
一律に２ｎビットのデータに変換されてセレクタ３に並
行して与えられ、セレクタ３は選択信号Ｓ２に基づき与
えられる複数の入力データのうちいずれか１つを選択し
シフタ４にそのまま出力する。
【００２２】さて、演算部１の各演算器の出力につい
て、加減算器１１の出力はｎ＋１ビット幅を有し乗算器
１３の出力は２ｎビット幅を有する。ここでは、加減算
器１１の出力データのビット幅を最もビット幅の広い乗
算器１３の出力データのそれと一致させるために、最上
位ビットの値をｎ−１個上位ビットに付け加えた２ｎビ
ットデータとしてセレクタ３に与える（この操作によっ
て、加減算器１１の出力結果データが示す値が変化する
ことはない）。図１の演算装置では、セレクタ３の入力
データのビット幅は２ｎビット幅が必要かつ十分であ
り、それ以上の精度（ビット幅）を与えても該演算装置
の最終的な演算結果の精度向上には寄与しない。
て、加減算器１１の出力はｎ＋１ビット幅を有し乗算器
１３の出力は２ｎビット幅を有する。ここでは、加減算
器１１の出力データのビット幅を最もビット幅の広い乗
算器１３の出力データのそれと一致させるために、最上
位ビットの値をｎ−１個上位ビットに付け加えた２ｎビ
ットデータとしてセレクタ３に与える（この操作によっ
て、加減算器１１の出力結果データが示す値が変化する
ことはない）。図１の演算装置では、セレクタ３の入力
データのビット幅は２ｎビット幅が必要かつ十分であ
り、それ以上の精度（ビット幅）を与えても該演算装置
の最終的な演算結果の精度向上には寄与しない。
【００２３】セレクタ３が選択信号Ｓ２に基づいて選択
した２ｎビットデータはシフタ４に与えられ、シフタ４
においてシフト信号Ｓ３に従うシフト方向に所定ビット
数だけシフト処理が施される。さらにこのシフト結果デ
ータは、２ｎビットのデータとして丸め５に与えられ、
シフト結果データがｎビット精度を越える数値である場
合は、ｎビットで表現できる最大値に丸められてｎビッ
トデータＤ３として出力される。
した２ｎビットデータはシフタ４に与えられ、シフタ４
においてシフト信号Ｓ３に従うシフト方向に所定ビット
数だけシフト処理が施される。さらにこのシフト結果デ
ータは、２ｎビットのデータとして丸め５に与えられ、
シフト結果データがｎビット精度を越える数値である場
合は、ｎビットで表現できる最大値に丸められてｎビッ
トデータＤ３として出力される。
【００２４】図１の演算装置をデジタル画像処理装置な
どに適用すれば、該処理装置において頻出する画素の平
均値を求める処理である算術演算とシフト演算との複合
演算処理を高速かつ高精度に実行可能となる。さらに、
除算器を設けなくとも定数除算の近似計算が精度よく実
行できる。これらの点について以下に詳細に説明する。
どに適用すれば、該処理装置において頻出する画素の平
均値を求める処理である算術演算とシフト演算との複合
演算処理を高速かつ高精度に実行可能となる。さらに、
除算器を設けなくとも定数除算の近似計算が精度よく実
行できる。これらの点について以下に詳細に説明する。
【００２５】図１の演算装置によってｎ＝８ビット２の
補数表現（値域−１２８〜１２７）に従って、１００×
３／４＝７５を複合演算命令で実行する場合 まず乗算器１３を用いて乗算を行なう。
補数表現（値域−１２８〜１２７）に従って、１００×
３／４＝７５を複合演算命令で実行する場合 まず乗算器１３を用いて乗算を行なう。
【００２６】１００×３＝３００（乗算器１３の出力は
２ｎ＝１６ビット精度を有しているため乗算結果データ
は丸められない） シフタ４はセレクタ３を介して入力した乗算器１３
の出力データを入力しシフト演算を行なう。
２ｎ＝１６ビット精度を有しているため乗算結果データ
は丸められない） シフタ４はセレクタ３を介して入力した乗算器１３
の出力データを入力しシフト演算を行なう。
【００２７】３００÷４＝７５（正しい答えが得られ
る。シフト演算結果データは８ビットの精度内に収まっ
ているため丸め５において丸め処理は行なわれない） 以上のように、図１の演算装置では、従来２命令実行時
間必要としていた複合演算を１命令実行時間で実行可能
となって高速演算が図れるとともに、その演算精度が向
上する。
る。シフト演算結果データは８ビットの精度内に収まっ
ているため丸め５において丸め処理は行なわれない） 以上のように、図１の演算装置では、従来２命令実行時
間必要としていた複合演算を１命令実行時間で実行可能
となって高速演算が図れるとともに、その演算精度が向
上する。
【００２８】また、デジタル画像処理に頻出する画素デ
ータ（値１１５）の１／３倍のデータを求める（結果は
整数値になる）場合 例：１１５×１／３＝３８．３３…（理論値） ［従来例］ １１５×１／３≒１１５×１／２2 ＝２８
（論理値との誤差１０．３３…） ８ビット２の補数表現では、値１１５にかけられる分数
の分子が値２以上では、演算部６の乗算器１３による乗
算時にオーバフローが発生するために丸め５における丸
めに伴う誤差が生じる。このため、値１１５にかけられ
る分数の分子は値１しかとり得ず、分子が１で分母が２
のべき数となる分数のうち、最も１／３に近い分数１／
２2 を１１５にかけている。この分数（小数）の乗算
は、演算部６の乗算器１３において１１５に１をかけ、
その乗算結果値を演算部６のシフタ１４において２ビッ
ト算術右シフトすることにより実現される。
ータ（値１１５）の１／３倍のデータを求める（結果は
整数値になる）場合 例：１１５×１／３＝３８．３３…（理論値） ［従来例］ １１５×１／３≒１１５×１／２2 ＝２８
（論理値との誤差１０．３３…） ８ビット２の補数表現では、値１１５にかけられる分数
の分子が値２以上では、演算部６の乗算器１３による乗
算時にオーバフローが発生するために丸め５における丸
めに伴う誤差が生じる。このため、値１１５にかけられ
る分数の分子は値１しかとり得ず、分子が１で分母が２
のべき数となる分数のうち、最も１／３に近い分数１／
２2 を１１５にかけている。この分数（小数）の乗算
は、演算部６の乗算器１３において１１５に１をかけ、
その乗算結果値を演算部６のシフタ１４において２ビッ
ト算術右シフトすることにより実現される。
【００２９】上述した１１５×１／３の乗算処理を図１
の演算装置で実行する場合、１１５×１／３≒１１５×
４３／２7 ＝３８（論理値との誤差０．３３…）となっ
て、従来に比較し演算精度がはるかに向上することがわ
かる。この点について以下に説明する。
の演算装置で実行する場合、１１５×１／３≒１１５×
４３／２7 ＝３８（論理値との誤差０．３３…）となっ
て、従来に比較し演算精度がはるかに向上することがわ
かる。この点について以下に説明する。
【００３０】図１で示されるように演算部１の演算結果
データはオーバフローを起こすことはないので、値１１
５にかけるべき１／３の近似値の分数の分子としては、
１１５との積が乗算器１３の出力ビット幅（１６ビッ
ト）精度を越えない値まで用いることができる。たとえ
ば、分子として４３を採用した場合、分母を２のべき数
としかつ値１／３に近似された値４３／２7 を値１１５
にかける。したがって、まず演算部１の乗算器１３にお
いて１１５×４３の乗算が行なわれ、その結果データを
シフタ４はセレクタ３を介して入力し、応じて該入力デ
ータについて７ビット算術右シフトすることにより実現
される。これにより、図１の演算装置は、整数演算装置
として十分な演算精度をもたらす装置であるといえる。
データはオーバフローを起こすことはないので、値１１
５にかけるべき１／３の近似値の分数の分子としては、
１１５との積が乗算器１３の出力ビット幅（１６ビッ
ト）精度を越えない値まで用いることができる。たとえ
ば、分子として４３を採用した場合、分母を２のべき数
としかつ値１／３に近似された値４３／２7 を値１１５
にかける。したがって、まず演算部１の乗算器１３にお
いて１１５×４３の乗算が行なわれ、その結果データを
シフタ４はセレクタ３を介して入力し、応じて該入力デ
ータについて７ビット算術右シフトすることにより実現
される。これにより、図１の演算装置は、整数演算装置
として十分な演算精度をもたらす装置であるといえる。
【００３１】
【発明の効果】以上のようにこの発明によれば、デジタ
ルデータを用いた算術演算命令およびシフト演算命令か
らなる複合演算命令を実行する場合、演算装置に入力さ
れたデジタルデータに対して演算装置内で算術演算命令
およびシフト演算命令が順次連続して実行されて高速演
算可能になるとともに、算術演算結果データは少なくと
も複合演算精度が保証されるようなデータ長にしてシフ
ト演算手段に与えられシフト演算処理されるので、高い
演算精度が保証される。
ルデータを用いた算術演算命令およびシフト演算命令か
らなる複合演算命令を実行する場合、演算装置に入力さ
れたデジタルデータに対して演算装置内で算術演算命令
およびシフト演算命令が順次連続して実行されて高速演
算可能になるとともに、算術演算結果データは少なくと
も複合演算精度が保証されるようなデータ長にしてシフ
ト演算手段に与えられシフト演算処理されるので、高い
演算精度が保証される。
【図１】この発明の一実施例によるデジタルデータを処
理する演算装置のブロック図である。
理する演算装置のブロック図である。
【図２】従来のデジタルデータを処理する演算装置のブ
ロック図である。
ロック図である。
１ 演算部 ２ 命令デコーダ ３ セレクタ ４ シフタ ５ 丸め Ｄ１、Ｄ２およびＤ３ データ ＣＣ 命令コード Ｓ１ 演算制御信号 Ｓ２ 選択信号 Ｓ３ シフト信号 Ｓ４ 丸め有／無信号 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】 デジタルデータを用いた算術演算命令お
よびシフト演算命令からなる複合演算命令を実行する演
算装置であって、 前記デジタルデータを入力し、応じて前記算術演算命令
に従って算術演算し、演算結果データを少なくとも前記
複合演算精度が保証されるようなデータ長にして出力す
る算術演算手段と、 前記算術演算手段から出力される前記演算結果データを
入力し、応じて前記シフト演算命令に従ってシフト演算
するシフト演算手段とを備えた、演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046342A JPH06259227A (ja) | 1993-03-08 | 1993-03-08 | 演算装置 |
| US08/526,781 US6298364B1 (en) | 1993-03-08 | 1995-09-11 | Digital signal processing operation apparatus that allows combined operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046342A JPH06259227A (ja) | 1993-03-08 | 1993-03-08 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259227A true JPH06259227A (ja) | 1994-09-16 |
Family
ID=12744470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046342A Pending JPH06259227A (ja) | 1993-03-08 | 1993-03-08 | 演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6298364B1 (ja) |
| JP (1) | JPH06259227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012506588A (ja) * | 2008-10-22 | 2012-03-15 | エスティー‐エリクソン、ソシエテ、アノニム | デジタル・シグナル・プロセッサの演算論理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731294B1 (en) * | 2000-04-21 | 2004-05-04 | Ati International Srl | Vector engine with pre-accumulation buffer and method therefore |
| US20060218381A1 (en) * | 2005-03-24 | 2006-09-28 | Stexar Corporation | Rounding correction for add-shift-round instruction with dual-use source operand for DSP |
| JP4690115B2 (ja) * | 2005-05-31 | 2011-06-01 | 株式会社リコー | 制御装置及び画像処理装置 |
| CN111615242B (zh) * | 2020-06-03 | 2022-09-23 | 深圳爱克莱特科技股份有限公司 | 灯具、控制器及灯具调光方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054070A (ja) | 1983-09-02 | 1985-03-28 | Nec Corp | 演算装置 |
| GB8820237D0 (en) * | 1988-08-25 | 1988-09-28 | Amt Holdings | Processor array systems |
| US5212662A (en) * | 1989-01-13 | 1993-05-18 | International Business Machines Corporation | Floating point arithmetic two cycle data flow |
| JPH02284225A (ja) | 1989-04-25 | 1990-11-21 | Nec Corp | 演算処理装置 |
| US5053987A (en) * | 1989-11-02 | 1991-10-01 | Zoran Corporation | Arithmetic unit in a vector signal processor using pipelined computational blocks |
| JPH0415737U (ja) | 1990-05-23 | 1992-02-07 | ||
| JPH04148231A (ja) | 1990-10-08 | 1992-05-21 | Oki Electric Ind Co Ltd | 演算回路 |
| JP2959104B2 (ja) * | 1990-10-31 | 1999-10-06 | 日本電気株式会社 | 信号処理プロセッサ |
| US5341319A (en) * | 1993-02-10 | 1994-08-23 | Digital Equipment Corporation | Method and apparatus for controlling a rounding operation in a floating point multiplier circuit |
-
1993
- 1993-03-08 JP JP5046342A patent/JPH06259227A/ja active Pending
-
1995
- 1995-09-11 US US08/526,781 patent/US6298364B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012506588A (ja) * | 2008-10-22 | 2012-03-15 | エスティー‐エリクソン、ソシエテ、アノニム | デジタル・シグナル・プロセッサの演算論理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6298364B1 (en) | 2001-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |