JPH02284225A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH02284225A JPH02284225A JP10624389A JP10624389A JPH02284225A JP H02284225 A JPH02284225 A JP H02284225A JP 10624389 A JP10624389 A JP 10624389A JP 10624389 A JP10624389 A JP 10624389A JP H02284225 A JPH02284225 A JP H02284225A
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- JP
- Japan
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- sexagesimal
- register
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- Pending
Links
- 230000010365 information processing Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算処理装置に関し、特に補正命令を有する情
報処理装置に関する。
報処理装置に関する。
従来の演算処理装置は、２進化１０進数２桁で６０進数
を表現している８ビットのデータの加減算を行う場合、
２進化１０進数２桁のデータ同士の加減算として行い、
その後複数の命令を使用して６０進数としての補正を行
うようになっていた。
を表現している８ビットのデータの加減算を行う場合、
２進化１０進数２桁のデータ同士の加減算として行い、
その後複数の命令を使用して６０進数としての補正を行
うようになっていた。
この場合、演算処理装置のプログラムの一例を第１表に
示す。
示す。
第１表
ＡＤＤ Ａ、Ｈ
ＤＪＢＡ
Ａｔ）Ｄ Ａ、＋０ＡＯＨ
ＢＣＮＥＸＴ
ＳＵＢ Ａ、＋０ＡＯＨ
ＮＥＸＴ：
すなわち、ますＡレジスタとＢレジスタの内容を２進数
として加算し、その結果をＡレジスタに入れ、次に進化
１０進数として補正を行う。さらに、６０進数の補正用
の加算を行い、キャリーがセットされた場合は、補正が
必要であったとして次の処理に進み、キャリーがセット
されなかった場合は、補正が必要でなかったので加算し
た数を引き元の値に戻すという処理を行う。
として加算し、その結果をＡレジスタに入れ、次に進化
１０進数として補正を行う。さらに、６０進数の補正用
の加算を行い、キャリーがセットされた場合は、補正が
必要であったとして次の処理に進み、キャリーがセット
されなかった場合は、補正が必要でなかったので加算し
た数を引き元の値に戻すという処理を行う。
上述した従来の演算装置は、複数の命令を使用して６０
進数の加減算後の補正を行うようになっているので、補
正を行う必要が生じる度に複数の命令を記述しなければ
ならないという欠点があり、また複数の命令で補正を行
うので、実行時間が長くなるという欠点がある。さらに
、補正を行う複数の命令の中には分岐命令が含まれるの
で、パイプライン処理を行う情報処理装置では命令実行
効率が低下するという欠点がある。
進数の加減算後の補正を行うようになっているので、補
正を行う必要が生じる度に複数の命令を記述しなければ
ならないという欠点があり、また複数の命令で補正を行
うので、実行時間が長くなるという欠点がある。さらに
、補正を行う複数の命令の中には分岐命令が含まれるの
で、パイプライン処理を行う情報処理装置では命令実行
効率が低下するという欠点がある。
本発明の目的は、これらの欠点を除き、命令実行時間を
短縮すると共に、命令実行効率を高めた演算処理装置を
提供することにある。
短縮すると共に、命令実行効率を高めた演算処理装置を
提供することにある。
本発明の演算処理装置の構成は、インストラクションデ
コーダからの指令に従って２進化１０進数２桁で６０進
数を表現している８ビットのデータの加減算をその８ビ
ットの２進数同士の加減算により行う演算回路と、この
演算回路の出力を保持ｆるレジスタと、このレジスタの
出力値とノ・−フキャリーフラグの情報によって６０進
補正用データを作成し前記演算回路に供給する６０進補
正用データ作成器とを備え、前記インストラクションデ
コーダが補正を行う専用の命令を有することを特徴とす
る。
コーダからの指令に従って２進化１０進数２桁で６０進
数を表現している８ビットのデータの加減算をその８ビ
ットの２進数同士の加減算により行う演算回路と、この
演算回路の出力を保持ｆるレジスタと、このレジスタの
出力値とノ・−フキャリーフラグの情報によって６０進
補正用データを作成し前記演算回路に供給する６０進補
正用データ作成器とを備え、前記インストラクションデ
コーダが補正を行う専用の命令を有することを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
インストラクションデコーダｌは、命令コードを保持す
るインストラクションラッチ２に接続され、命令コード
のデコードを行う。このインストラクションデコーダｌ
の出力は、６０進補正用データ作成器３とレジスタ４と
加算器５とに接続され、これらの動作を制御する。６０
進補正用データ作成器３は、レジスタ４とハーフキャリ
ーフラグ６からの情報をもとに６０進補正用データを作
成し、インストラクションデコーダ１からの出力によっ
て加算器５へ補正用データを出力する。６０進補正用デ
ータ作成器３の入力と出力の関係は第２表の通りになっ
ている。
るインストラクションラッチ２に接続され、命令コード
のデコードを行う。このインストラクションデコーダｌ
の出力は、６０進補正用データ作成器３とレジスタ４と
加算器５とに接続され、これらの動作を制御する。６０
進補正用データ作成器３は、レジスタ４とハーフキャリ
ーフラグ６からの情報をもとに６０進補正用データを作
成し、インストラクションデコーダ１からの出力によっ
て加算器５へ補正用データを出力する。６０進補正用デ
ータ作成器３の入力と出力の関係は第２表の通りになっ
ている。
加算器５にレジスタ４の出力と６０進補正データ作成器
３の出力に接続され、両者の出力を加算し、インストラ
クションデコーダ１の出力によりて、レジスタ４へ加算
結果を出力する。レジスタ４は、加算器５の出力に接続
され、インストラクションデコーダｌからの信号によっ
て加算器５からの出力をラッチする。
３の出力に接続され、両者の出力を加算し、インストラ
クションデコーダ１の出力によりて、レジスタ４へ加算
結果を出力する。レジスタ４は、加算器５の出力に接続
され、インストラクションデコーダｌからの信号によっ
て加算器５からの出力をラッチする。
本実施例の情報処理装置でのプログラム例を第３表に示
す。
す。
第３表
ＡＤＤ Ａ Ｂ
ＡＤＪ ６０ Ａ
すなわち、ますＡレジスタとＢレジスタの内容を２進数
として加算し、その結果をＡレジスタに格納する。次に
６０進数の補正を行うようにする。
として加算し、その結果をＡレジスタに格納する。次に
６０進数の補正を行うようにする。
以上説明したように本発明は、２進化１０進数２桁で表
現された６０進数の補正命令を有することにより、補正
が必要になった時にその命令を１つ記述するだけで良く
、ンースプログラムを１／４程度に短縮することが出来
ると共に、オブジェクトプログラムもそれ以上に短縮す
ることができる効果があり、また１つの命令で行うこと
により実行時間も短縮されるという効果がある。さらに
、特にパイプライン処理を行っている情報処理装置の場
合、分岐処理を行う必要がなくなるので命令の実行効率
を上げられるという効果もある。
現された６０進数の補正命令を有することにより、補正
が必要になった時にその命令を１つ記述するだけで良く
、ンースプログラムを１／４程度に短縮することが出来
ると共に、オブジェクトプログラムもそれ以上に短縮す
ることができる効果があり、また１つの命令で行うこと
により実行時間も短縮されるという効果がある。さらに
、特にパイプライン処理を行っている情報処理装置の場
合、分岐処理を行う必要がなくなるので命令の実行効率
を上げられるという効果もある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・インストラクションデコーダ、２・・・
・・・インストラクションラッチ、３・・・・・・６０
進補正用データ作成器、４・・・・・・レジスタ、５・
・・・・・加算器、６・・・・・・ハーフキャリーフラ
グ。 代理人 弁理士 内 原 晋
・・・インストラクションラッチ、３・・・・・・６０
進補正用データ作成器、４・・・・・・レジスタ、５・
・・・・・加算器、６・・・・・・ハーフキャリーフラ
グ。 代理人 弁理士 内 原 晋
Claims (1)
- インストラクションデコーダからの指令に従って２進化
１０進数２桁で６０進数を表現している８ビットのデー
タの加減算をその８ビットの２進数同士の加減算により
行う演算回路と、この演算回路の出力を保持するレジス
タと、このレジスタの出力値とハーフキャリーフラグの
情報によって６０進補正用データを作成し前記演算回路
に供給する６０進補正用データ作成器とを備え、前記イ
ンストラクションデコーダが補正を行う専用の命令を有
することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10624389A JPH02284225A (ja) | 1989-04-25 | 1989-04-25 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10624389A JPH02284225A (ja) | 1989-04-25 | 1989-04-25 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284225A true JPH02284225A (ja) | 1990-11-21 |
Family
ID=14428674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10624389A Pending JPH02284225A (ja) | 1989-04-25 | 1989-04-25 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02284225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298364B1 (en) | 1993-03-08 | 2001-10-02 | Sharp Kabushiki Kaisha | Digital signal processing operation apparatus that allows combined operation |
| WO2004012076A1 (en) * | 2002-06-01 | 2004-02-05 | Mehjabeen Siddiq | The use of “0”s and “1”s with cuneiform grammar to program data memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316543A (en) * | 1976-07-29 | 1978-02-15 | Sharp Corp | Time counter unit |
| JPS60140427A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | １０進加減算方式 |
-
1989
- 1989-04-25 JP JP10624389A patent/JPH02284225A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5316543A (en) * | 1976-07-29 | 1978-02-15 | Sharp Corp | Time counter unit |
| JPS60140427A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | １０進加減算方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298364B1 (en) | 1993-03-08 | 2001-10-02 | Sharp Kabushiki Kaisha | Digital signal processing operation apparatus that allows combined operation |
| WO2004012076A1 (en) * | 2002-06-01 | 2004-02-05 | Mehjabeen Siddiq | The use of “0”s and “1”s with cuneiform grammar to program data memory |
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