JPH0281134A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理装置におけるアドレス生成装置に関し
、特に、アドレス生成の最終結果を出す為に複数回の演
算を行うアドレス生成装置に関する。

［従来の技術］ 従来、この種のアドレス生成装置は、複数回の演算を行
う為のアドレス演算制御ロジックが独立して存在し、他
のアドレス演算制御、例えば、実行中の命令によって変
更されるレジスタを用いてアドレス演算を行う場合のア
ドレス演算終了認識を、そのレジスタの変更終了まで延
期する１１ｉＩｌａと平行して働く様になっていた。

［発明が解決しようとする課題］ 従来のアドレス生成装置は、アドレス演算終了を認識す
るための専用ロジックが必要であるため、その分のロジ
ック量が増加するという欠点があった。

［課題を解決するための手段コ 本発明のアドレス生成装置は、現命令の実行中に、次命
令の解読及びそのオペランド読み出しに必要なアドレス
を、複数のアドレス生成要素から演算する手段と、その
アドレス生成要素として実行中の命令で壺更されるレジ
スタを使用した時にアドレス演算終了の認識を、そのレ
ジスタの嚢更終了時まで延期する手段と、アドレス生成
要素の個数が、アドレス演算装置の入力数よりも多い場
合に、アドレス演算の実行をその個数に合わせて複数回
連続して行なわせ、その間アドレス演算の終了認識を、
該レジスタの変更が終了していない状態を擬似的に発生
させて延期する手段とを有している。

【実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例によるアドレス生成装置の構
成を示すブロック図である。

命令が命令レジスタＩＲに入っており、命令機能部ＯＰ
と、変位値ｄとに分かれている。命令機能部ＯＰで指定
されるアドレス生成は、３人力加算器ＡＡＤで、レジス
タＰＣ，ＢＲ，ＩＤＲ，デコーダＩＬＤ、及び変位値ｄ
の各要素の加算により行なわれ、生成されたアドレスは
アドレスレジスタＡＲＩにセットされ、その出力ＡＤＲ
がオペランドアドレスとして用いられる。前命令の命令
機能部ＯＰの内容はレジスタＯＰＩにセットされている
。

いま、レジスタＢＲが前命令によって変更中で、なおか
つ３人力加算器ＡＡＤの入力であると、それがレジスタ
ＯＰＩと命令機能部ＯＰから、アドレス生成制御回路Ａ
ＤＣで検出され、信号ＢＲＵがアドレス生成制御回路Ａ
ＤＣから出力される。

信号ＢＲＵはレジスタＢＲに値をセットし、アドレスレ
ジスタＡＲＩへの３人力加算器ＡＡＤの出力のセットを
押さえ、レジスタＢＲの変更が終了した時点で出力され
なくなり、その結果、アドレスレジスタＡ　Ｒ１１，：
　３人力加算器ＡＡＤＯ値がセットされる。このタイム
チャートを第２図に示す。

命令機能部ＯＰで指定されるアドレス演算が、レジスタ
ＰＣ１デコーダＩＬＤ、レジスタＩ　ＤＲ。

変位値ｄの４種の要素の加算である場合、３人力加算器
ＡＡＤは３人力であるた°め、−度には計算出来ない。

この時は１．まず、レジスタＰＣ１デコーダＩＬＤ、＊
位値ｄの３種を加算してレジスタＡＲ２にセットし、そ
の結果をもう１度３人力加算器ＡＡＤの人力に戻して、
レジスタＩＤＲとが加算したものを、アドレスレジスタ
ＡＲＩにセットする。

この際、最初の１回の加算時は、アドレスレジスタＡＲ
Ｉのセットを抑止しなければならず、その為に、レジス
タＯＰＩの内容がレジスタＢＲ変更中を表わしていなく
ても、信号ＢＲＵを出力して、アドレスレジスタＡＲＩ
のセットを持たせる。

このタイムチャートを第３図に示す。

［発明の効果］ このように本発明は、アドレス生成要素が、同時演算可
能な数よりも多い時に、アドレス生成に使うレジスタが
変更中である状態を擬似的に作り出す事により、ロジッ
クのわずかな追加でアドレス生成を正しく実行させるこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるアドレス生成装置の構
成を示すブロック図、第２図及び第３図は各々第１図の
実施例の動作を説明するためのタイムチャートである。 ＩＲ・・・命令レジスタ、ＯＰ・・・命令機能部、ｄ・
・・変位値、ＡＤＤ・・・３人力加算器、ＰＣ，ＢＲ。 ＩＤＲ，ＯＰｌ、Ａｌ１・・・レジスタ、ＩＬＤ・・・
デコーダ、ＡＲｌ・・・アドレスレジスタ、ＡＤＣ・・
・アドレス生成制御回路、ＭＰＸＩ、ＭＰＸ２・・・セ
レクタ。 第２図 ０ＰＩ ＢＲ変更指定 第３図 クロック Ｌ−「− Ｐ ＰＣ＋ＩＬＤ＋ＩＤＲ＋ｄ七旨足

Claims (1)

1. 【特許請求の範囲】 １、現命令の実行中に、次命令の解読及び該次命令のオ
   ペランド読み出しに必要なアドレスを、複数のアドレス
   生成要素から演算する演算手段と、該アドレス生成要素
   として、該実行中の命令で変更されるレジスタの内容を
   使用できると共に、その使用時に該アドレス演算実行終
   了の認識を該レジスタの変更終了まで延期する第１の延
   期手段とを含むアドレス生成装置において、 該アドレス演算時に用いられる前記アドレス生成要素の
   個数が、前記演算手段が同時に処理出来る入力の個数よ
   りも多い場合に、該アドレス演算の実効を該要素の個数
   に応じて、複数回連続して行なわせると共に、その最終
   回の実行終了まで該アドレス演算終了の認識を、該レジ
   スタの変更が終了していない状態を擬似的に発生して延
   期する第２の延期手段を有する事を特徴とするアドレス
   生成装置。