JPH0351914A - アドレス生成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理におけるアドレス生成の制御に関し，
特に，アドレス生成の最終結果を出す為に複数回の演算
を行うアドレス生成装置の制御に関する。

［従来の技術］ 従来，この種のアドレス生成装置は，複数回の演算を行
う為のアドレス演算制御ロジック回路が独立して存在し
，他のアドレス演算制御，例えば，実行中の命令による
演算の実行結果を用いてアドレス演算を行う場合のアド
レス演算終了認識を，その演算の実行終了まで延期する
制御と並行して働く様になっていた。

［発明が解決しようとする課題］ この従来の技術では，アドレス演算終了を認識するため
の専用ロジック回路が必要であるため，その、分のロジ
ック回路を構成する素子の量が増加するという欠点があ
った。

［課題を解決するための手段］ 本発明によるアドレス生成装置は，１命令の実行中に，
次命令の解読及びそのオペランド読み出しに必要なアド
レスを，複数のアドレス生成要素から演算する手段と，
そのアドレス生成要素として実行中の命令による演算実
行結果を使用した時にアドレス演算終了の認識を，その
演算の実行終了時まで延期する手段と，アドレス生成要
素の個数が，アドレス演算手段の入力数よりも多い場合
に．アドレス演算の実行をその個数に合わせて複数回連
続して行なわせ，その間アドレス演算の終了認識を該演
算の実行が終了していない状態を擬似的に発生して延期
する手段とを有している。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例によるアドレス生成装置の構
成を示すブロック図である。

命令が命令レジスタＩＲに入っており．命令機能部ＯＰ
と変位値ｄとに分かれているとする。命令機能部ＯＰで
指定されるアドレス生成は，３人力加算器ＡＡＤで，レ
ジスタＰＣ，　　レジスタＢＲ，レジスタＩＤＲ，デコ
ーダＩＬＤ，変位値ｄの各要素の加算により行なわれ，
生成されたアドレスはアドレスレジスタＡＲＩにセット
され，その出力ＡＤＨがオペランドアドレスとして用い
られる。

前命令の命令機能部ＯＰはレジスタＯＰＩにセットされ
ている。

いま，レジスタＢＲが前命令の演算結果を保持し．なお
かつ３人力加算器ＡＡＤの入力であるとすると，それが
レジスタＯＰ１と命令機能部ＯＰから．アドレス生戊制
御回路ＡＤＣで検出され．信号ＢＲＵがアドレス生成制
御回路，ＡＤＣから出力される。信号ＢＵＲはレジスタ
ＢＲに値をセットし．アドレスレジスタＡＲ１への３人
力加算器ＡＡＤの出力のセットを抑え，レジスタＢＲに
演算結果が保持された時点で出力されなくなり，その結
果，アドレスレジスタＡＲ１に３人力加算器ＡＡＤの値
がセットされる。このタイムチャートを第２図に示す。

命令機能部ＯＰで指定されるアドレス演算が，レジスタ
ＰＣ，デコーダＩＬＤ，　　レジスタＩＤＲ，変位値ｄ
の４種の要素の加算である場合．３人力加算器ＡＡＤは
３人力であるため，一度には計算出来ない。この時は．
まず，レジスタＰＣ，デコーダＩＬＤ，変位値ｄの３種
を加算してレジスタＡＲ２にセットし，その結果をもう
１度３人力加算器ＡＡＤの入力に戻してレジスタＩＤＲ
と加算したものを，アドレスレジスタＡＲＩにセットす
る。

この際，最初の１回の加算時は，アドレスレジスタＡＲ
Ｉのセットを抑止しなければならず．その為に，レジス
タＯＰＩの内容が演算実行中を表わしていなくても，信
号ＢＲＵを出力してアドレスレジスタＡＲＩのセットを
待たせる。このタイムチャートを第３図に示す。

［発明の効果コ このように本発明は．アドレス生戊要素が．同時演算可
能な数よりも多い時に．アドレス生成に使う演算結果が
未確定である状態を擬似的に作り出す事により，ロジッ
ク素子をわずかに追加するだけでアドレス生成を正しく
実行させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるアドレス生成装置の構
成を示すブロック図，第２図及び第３図はそれぞれ第１
図の装置の動作を説明するためのタイムチャートである
。 ＩＲ・・・命令レジスタ，ＯＰ・・・命令機能部，ｄ・
・・変位値，ＡＤＤ・・・３人力加算器，ＰＣ，ＢＲ，
ＩＤＲ・・・レジスタ，ＡＲＩ・・・アドレスレジスタ
，ＡＲ２・・・レジスタ，ＯＰＩ・・・レジスタ，ＡＤ
Ｃ・・・アドレス生成制御回路，ＭＰＸＩ，ＭＰＸ２・
・・セレクタ。 ０ＰＩ 始１図 る〉勇 ＯＰ 第３図 ＋ＩＤＲ 指足

Claims (1)

【特許請求の範囲】
1. １、機械語命令を逐次的に解読、実行する情報処理装置
   であって、１命令の実行中に、次命令の解読及び該次命
   令のオペランド読み出しに必要なアドレスを、複数のア
   ドレス生成要素から演算する手段と、該アドレス生成要
   素として、該実行中の命令で実行される演算の実行結果
   を使用できると共に、その使用時に該アドレス演算実行
   終了の認識を該演算の実行終了まで延期する延期手段と
   を含むアドレス生成装置において、前記延期手段は、該
   アドレス演算時に用いられる該アドレス生成要素の個数
   が、該アドレス演算装置が同時に処理出来る入力の個数
   よりも多い場合に、該アドレス演算の実行を該要素の個
   数に応じて、複数回連続して行なわせると共に、その最
   終回の実行終了まで該演算実行が終了していない状態を
   擬似的に発生して前記アドレス演算終了の認識を延期す
   る事を特徴とするアドレス生成装置。