JPH02171922A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＣＰＵ等の演算処理装置に関し、特に演算
不要なサイクルの実行を省略し１；中央処理装置に関す
る。

［従来の技術］ 第３図に一般的なＣＰＵの構成例を示している。

ＣＰＵの内部バスに出力された実行すべきオベコ〜ド（
命令コード）及びオペランド（命令内容）等のデータは
、データ入出力ボートｌでフエツチされ、命令レジスタ
２に格納される。命令の実行には、！クロックのサイク
ルで完了するしのから複数クロックを要するものがあり
、そのサイクルは夕・ｒミングコントロール回路３で制
御される。このタイミングコントロール回路３及び命令
レジスタ２で発生された信号は、命令デコードＲＯＭ４
で所定のコントロール信号Ｓｃにデコート化され、演算
用のアキューム・レジスタ・ユニット（以下ＡＬ　Ｕと
いう）５、プログラムカウンタ６、ＡＢＣ，Ｄの汎用レ
ノスタフの制御用として用いられる。８は、外部システ
ムに対するＣ　Ｐ　Ｕの入出力部であるンステノ、制御
回路であり、ＣＰ　Ｕの動作を制御するクロック、割込
み、書込／続出信号をやりとりする。９は、外部システ
ムに対するアドレス入出力ボートである。

前記ＡＬＵ５及び汎用レノスタフは内部バスニ接続され
ており、汎用レジスタ７でラッチされたデータがＡ　Ｌ
、　ｔＪ　５に取り込まれることにより、このＡＬＵ５
にて２値の演算が行なイっれるようになっており、３値
以上の演算の場合は次のような制御かなされる。

サイクル　　　　ｃｐｕ内部動作 命令コードのフェッチ オペランド（レジスタ（Ｃ））のフェッチレジスタ（Ａ
）＋レジスタ（Ｂ） （Ａ＋Ｂ）＋−レノスタ（Ｃ）−會実行アドレス実行ア
ドレスでのデータのフェッチ 以下命令に従い実行 このように、Ａ　Ｌ　Ｕ　５により、サイクル■の第１
の演算サイクルで２値の演算を行い、そして、サイクル
■の第２の演算サイクルにて萌の演算値と３値目の値と
を演算し、以下繰り返Ｖ形態をとっている。

「発明が解決しようとする課題７ ところが、例えば、レジスタＡ、Ｂ、Ｃの３値の加算演
算を行う場合で、レジスタＣの値が０の場合、第１の演
算サイクルにてレジスタ（Ａ）＋レジスタ（Ｂ）の演算
のみを行えば済むのであるか、実際には、第２の演算サ
イクルで前記演算結果（−レジスタ（Ｃ）の不必要な演
算を行っており、そのために無駄な演算時間を要した。

この発明は、上述した問題点をなくすためになされたも
のであり、無駄な演算実行を省略して演算処理の高速化
を図った中央演算処理装置を提供することを目的とする
。

［課題を解決するための手段］ 第１の発明になる中央演算処理装置は、演算数と被演算
数に対する演算を行う演算手段と、演算数及び被演算数
のデータを複数に分割して格納するレジスタと、レジス
タに格納された各分割データがＯであるかを検出する零
検出器と、前記レジスタで格納されろ分割データ単位で
選択して前記演算手段に入力する入力選択部と、３値以
上の演算に対し、前記零検出器の判定に基づき、所定の
演算が行なわれるよう、前記演算手段、レジスタ及び人
力選択部を制御する命令デコード手段と、を備えたこと
を特徴とする。

第２の発明になる中央演算処理装置は、演算数と非演算
数に対する演算を行う演算手段と、レジスタに格納され
た演算数及び被演算数のデータがＯであるかを検出１ろ
零検出器と、前記前記零検出器によりＯのデータが検出
されたとき、当該０のデータに対する演算を省略するよ
う前記演算手段及びレジスタを制御する命令デコード手
段と、備えたこ七を特徴とする。

［作用］ ビット長ｎの３値以−ｈ（Ａ、Ｂ、Ｃ，・・・）に対し
例えば加算演算を行うとき、演算手段（ｊ１第１の演算
サイクルで／ｌ−Ｂを行い、第２の演算サイクルで前記
演算結果（Ａ＋Ｂ）＋Ｃを行い、このように、３値の加
算演算であれば２回の演算を必要とする。

しかるに、例えばＣがすべてのビットでＯの場合（以下
■の演算と呼ぶ）、第２の演算サイクルが不要となる。

又、一つの値がすべてのビットに対して０でなくとら、
例えば、Ａの下位半分ＡＬかＯで、Ｂの上位半分Ｂｌｌ
がＯであれば（以下■の演算という）、Ａの上位半分Ａ
Ｉ（のデータと、Ｂの下位半分ＢＬのデータとを呼び出
すだけでＡ＋３が求まり、第１の演算サイクルを省略で
きる。

第１の発明はこの点に着目しだらのであり、そのために
、レジスタは、データを複数に分割して格納可能とし、
レジスタに格納された分割データが０であるかいなかを
検出する零検出器を設けるとともに、分割データのデー
タ長単位で選択して演算手段に人力する入力選択部及び
、この入力選択部を制御４゛るための命令デコード手段
を設けた乙のであり、■の演算に対しては、レジスタに
格納されたＣが零検出器によって全ビット０であると検
出されると、命令デコード手段によって上記第２の演算
サイクルが省略される。■の演算に対しては、入力選択
部により、レジスタからＡの上位半分Ａｌｌと、Ｂの下
位半分ＢＬが選択され（Ａ＋Ｂ）のデータとして演算手
段の一方の人力部に人力され、該演算手段の他方の人力
部にはＣが人力され、これにより、Ａ＋Ｂ＋Ｃの演算が
１回の演算サイクルにて行なわれる。

尚、上記説明では、データを上位と下位とに２分したが
、データの分割数はこれに限定されない。

第２の発明では、■の演算のみ実行できるようにしたも
のであり、零検出器によってＣがすべてのビットで０で
あると判定されると、命令デコード手段の制御によって
、第１の演算サイクル後、Ｃを加算する第２の演算サイ
クルが省略される。

［実施例］ 第１図にこの発明の一実施例を示しており、ここでは、
ＡｌＯ２及び汎用レジスタ７のレジスタＡ、Ｂ、Ｃ部の
主要部のみを示している。

各レジスタＡ、Ｂ、Ｃは、！６ビツトであり、次のビッ
ト構成で示すようにレジスタＡは上位８ビツトのＡＩと
下位８ビツトのＡＬとに分割され、命令デコードｎ０Ｍ
４よりのコントロール信号Ｓｃである＾／ＡＢＨＬが“
ビとなれば、レジスタＡ！（。

ＡＬにラッチされていた上位８ビツトのデータと、下位
８ビツトのデータとは、それぞれＡＢＨバスと、ＡＢＬ
バスとに読み出される。

そして、レジスタＡＨ，ＡＬにラッチされた各８ビツト
のデータがすべて０であるか否かを検出するための上位
零検出器７１Ｈ，下位零検出器７１Ｌが設けられる。

同様に、レジスタＢ及びＣも、上位８ビツト（ＢＨ，Ｃ
Ｈ）と下位８ビツト（ＢＬ、ＣＬ）に分割され、それぞ
れ零検出器７２Ｈ，７２Ｌ及び、７３Ｈ，７３しを備え
る。零検出器によって０が検出されると、命令デコード
ＲＯＭ４に送出される出力信号ＡＺＨ，ＡＺＬＳＢＺＨ
，ＢＺＬ、及びＣＺＨｌＣＺＬが１となる。この零検出
器の一例を第２図に示しており、８人力のＮＯＲ回路に
てなる。

１６ビツト長の二組のデータが入力されるＡｌＯ２の２
つの入力部Ｘ、Ｙにおいても、上位８ビツトと下位８ビ
ツトとに対応して、人力選択部５１１−１．５１Ｌ及び
５２Ｈ，５２Ｌがそれぞれ設けられる。入力部Ｘの上位
入力選択部５１１（には、命令デコードＲＯＭ４より、
コントロール信号Ｓｃである、ＡＢＩＩ／ＡＬＵＸ　Ｈ
、ＢＢＨ／ＡＬＵＸ　Ｈ、ＣＢＩＩ／ＡＬＵＸ　Ｈが入
力され、入力部Ｘの下位入力選択部５１Ｌには、八Ｂｌ
、／ＡＬＵＸ　Ｌ　、ＢＢＬ／ＡＬＵＸ　Ｌ　、ＣＢＬ
／ＡＬＵＸ　Ｌが人力され、同様に、入力部Ｙの上位入
力選択部５２Ｈには、＾ＢＨ／ＡＬＵ　Ｙ　Ｈ、ＢＢ夏
１／ＡＬＵ　Ｙ　Ｈ、ＣＢ）Ｉ／ＡＬＵ　Ｙ　Ｈが入力
され、人力部Ｙの下位入力選択部５２Ｌには、ＡＢＬ／
ＡＬＵ　Ｙ　Ｌ　、、ＢＢＬ／＾ＬＵＹ　Ｌ　、ＣＢＬ
／ＡＬＵＹ　Ｌが人力される。

命令デコードＲＯＭ４は、前記ＡＺＨ−ＣＺＬの信号に
基づき、無駄な演算実行を省略できるよう、前記コント
ロール信号Ｓｃによって人力選択部５１Ｈ〜５２Ｌを制
御して上位あるいは下位の８ビツトのデータをＡｌＯ２
に選択的に入力する。

例えば、ＡＢＬ／ＡＬ［ＩＸ　Ｌが“ｌ”となれば、Ａ
ＢＬバスの８ビツトのデータが下位入力選択部５１Ｌで
選択され、ＡｌＯ２のＸ入力部の下位８ビツトのデータ
として入力される。

次に上記構成のＣＰＵの動作を３値の加算演算を行う場
合について述べる。

まず、零検出器において、上位零検出器７１Ｈ２７２Ｈ
，７３１−１と、下位零検出器７１Ｌ、７２Ｌ。

７３Ｌとにおいて、それぞれ−組以上の０が検出されな
かったとき、つまり、零検出器よりの出力信号ＡＺＨ，
ＢＺＨ，ＣＺＨ１及びＡＺＬＢＺＬＣＺＬにおいて、そ
れぞれ少なくとも一つ以上が“ビでなかったときは、３
値の加算演算において省略できないときであり、この場
合は、まず、第１の演算サイクルとして、レジスタＡの
データがＡＢＨバスとＡＢＬバスとに読み出され、そし
て、ＡＢＨ／ＡＬＵＸ　Ｈと、＾ＢＬ／＾ＬＵＸＬとが
“１”となることにより、ＡＢＨバス上の上位８ビツト
データが上位人力選択部５１Ｈを介してＡ　Ｌ　Ｕ　５
のＸ入力部の上位８ビツトとして格納され、又、Ａ［３
Ｌバス上の下位８ビツトデータが下位入力選択部５１Ｌ
を介して同人力部Ｘの下位８ビツトとして格納される。

このようにしてＡ　Ｌ　Ｕ　５のＸ人力部にレジスタＡ
よりの１６ビツトのデータが格納されると、次にレジス
タＢの１６ビツトのデータが同様にＡＬ　Ｕ　５のＹ入
力部に格納される。これにより、レジスタ（Ａ）＋レジ
スタ（Ｂ）の演算がなされ、同様に、第２の演算サイク
ルとして、第１の演算結果＋レジスタ（Ｃ）がなされる
。

次に３つのレジスタのうち、例えばレジスタＣのデータ
の！６ビツトがすべて０のときについて述べる。このと
きは、上位零検出器７３■１及び下位零検出器７３Ｌの
出力信号ｃ　ｚ　ｔｔ及びＣＺＬが“ビとなり、これに
より、命令デコードＲＯＭ４より、所定のコントロール
信号Ｓｃが出力される結果、ＡＬＵ５において、レジス
タ（Ａ）＋レジスタ（Ｂ）の演算のみ行なわれ、第２の
演算サイクルは省略される。

レジスタＢのデータがすべて０のとき（■の演算という
）は、第１の演算サイクルとして、レジスタ（Ａ）＋レ
ジスタ（Ｃ）の演算のみがなされ、このように一つのレ
ジスタのデータがすべてＯのときはｌサイクルの演算に
て加算演算が終了する。

次に、上位８ビツトか０のデータと下位８ビツトが０の
データとが別のレジスタにあったとき（■の演算という
）について述べる。例えば以下に示４−ピクト構成のご
とく、レジスタへの下位８ビツトと、レジスタＢの上位
８ビツトとがずへて０のときは、ＡＬＵ５のＸ人力部に
１６ビツトのデータを格納する際、上位８ビツトにレジ
スタＡ）ｌの８ビツトのデータを格納し、下位８ビツト
には、レジスタＢＬの８ビツトのデータを格納すれば、
これにより、レジスタ（Ａ）＋レジスタ（Ｂ）の演算が
なされたことにより、このＸ入力部のデータと、他方の
Ｙ人力部に格納したレジスタＣのデータとを加算演算す
れば、ｌサイクルの演算にて３つのレジスタの加算演算
が行える。

上記実施例では、データを上位と下位とに２分したが、
データの分割数はこれに限定されない。

又、３値以上の演算に対してもこの発明は有効である。

尚、上記実施例は、■の演算に対しても無駄な演算の省
略が可能となるように、人力選択部を設けて、分割した
データ単位でＡＬＵ５に入力可能としたが、■の演算に
対してのみ演算処理を行うのであれば、入力選択部は不
要であり、零検出器は、データが全ピッ＋−０であるか
否かを検出できればよい。

［発明の効果］ 以上説明したように、この発明は、データの一部もしく
はすべてでＯの場合で、加減算を省略できるしのに対し
ては、無駄な演算を行わないようにしたので、その分、
演算処理時間を短縮できろ。

【図面の簡単な説明】

第１図はこの発明の中央演算処理装置の一実施例を示す
制御回路図、第２図は第１図における零検器の一例を示
す回路図、第３図は、一般的なＣＰＵの構成を示すブロ
ック図である。 ２・・・命令レジスタ、３・・・タイミングコントロー
ラ、４・・命令デコードＲＯＭ、５・・ＡＬＵ、６・・
・プログラムカウンタ、７・・・汎用レジスタ、５１）
ｆ。 ５２　Ｈ・・・上位入力選択部、５１Ｌ、５２Ｌ・・・
下位人力選択部、７１　Ｈ，７２Ｈ，７３１（・＝上位
零検出器、７１Ｌ、７２Ｌ、７３Ｌ・・・下位零検出器
。 特許出願人　　株式会社　リコー

Claims (2)

【特許請求の範囲】
1. （１）演算数と被演算数に対する演算を行う演算手段と
   、演算数及び被演算数のデータを複数に分割して格納す
   るレジスタと、レジスタに格納された各分割データが０
   であるかを検出する零検出器と、前記レジスタで格納さ
   れる分割データ単位で選択して前記演算手段に入力する
   入力選択部と、３値以上の演算に対し、前記零検出器の
   判定に基づき、所定の演算が行なわれるよう、前記演算
   手段、レジスタ及び入力選択部を制御する命令デコード
   手段と、を備えたことを特徴とする中央演算処理装置。
2. （２）演算数と被演算数に対する演算を行う演算手段と
   、レジスタに格納された演算数及び被演算数のデータが
   ０であるかを検出する零検出器と、前記零検出器により
   ０のデータが検出されたとき、当該０のデータに対する
   演算を省略するよう前記演算手段及びレジスタを制御す
   る命令デコード手段と、備えたことを特徴とする中央演
   算処理装置。