JPS63197233A

JPS63197233A - 情報処理装置

Info

Publication number: JPS63197233A
Application number: JP3091187A
Authority: JP
Inventors: Noriaki Sakai; 則彰境
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1988-08-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明はパイプライン処理を行なう情報処理装置に関す
る。

［従来の技術］従来、この種の情報処理装置は、命令にしたがってアド
レス生成を行なう時に、そのアドレス生成に使用するレ
ジスタが未実行の先行命令によって更新される場合には
、これを検出してそのレジスタが先行命令の完了により
更新されるまで、その更新待ちの先行命令に後続する命
令のアドレス生成を遅らせていた。これにともない、さ
らに、この命令に後続する命令のアドレス生成やオペラ
ンドの読出し等も待たされていた。

また、上述の技術のほかに、データ生成装置を設けて命
令実行に先行してレジスタへの３込みデータの生成をお
こなうものもある（特公昭５７−９０８８号公報）。

［発明が解決しようとする問題点］上述した従来の情報処理装置は、アドレス計算をおこな
う場合に、そのアドレス計算に使用するレジスタが未実
行の先行命令により更新される場合には、その更新が完
了するまでアドレス計算をｄらせていたため、後続する
命令の処理もすべて待たされており、その結果、間接修
輝があるような場合には、バイブラインの各ステージに
多数の空きが生じ、バイブライン処理効率が低下すると
いう欠点がある。

また、特公昭５７−９０８８号公報に示される技術は、
データ生成装置を必要とするため装置の大型化をまねく
という欠点がある。

［問題点を解決するためのｆ段］本発明の情報処理装置は、命令を格納する命令レジスタ
と、命令を−・時的に待避させるための命令待避レジス
タと、命令のアドレス生成に使用されるレジスタが先行
する命令により更新待ちである場合に、これを検出して
前記後続する命令を前記命令待避レジスタに待避させ、
その更新待ち状態が解除された時に、これを検出して前
記後続する命令の待避を解除する制御回路とを有してい
るゆ［作用］命令のアドレス生成に使用すべきレジスタが先行する命
令により更新待ちである場合には、その後続する命令を
いったん命令待避レジスタに待避させ、それに続く次の
命令を取りこみ、その取りこまれた命令の処理をおこな
うので、バイブライン処理の効率向上が図れ、また、本
発明はデータ生成装置のような複雑な装置を必要とゼず
、比較的ａＳな構成の制御回路を用いて実現可能である
ため、装置の大型化も抑止できる。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の情報処理装置の一実施例の構成を示す
ブロック図である。本実施例の情報処理装置は命令処理
装置１と、記憶装置２と、演算実行装置３とを備えてい
る。命令処理装置１は、人力セレクタ４と、命令を格納
するための命令レジスタ５と、命令を一時待避させるた
めの命令待避レジスタ６と、命令をデコードするデコー
ダと命令待避および待避解除を制御する制御回路とから
なるデコーダおよび制御回路７と、４つの汎用レジスタ
８ａ〜８ｄと、アドレス生成装置１２と、このアドレス
生成装置１２の人力部に設けられたインデックスレジス
タ９．ベースレジスタ１０゜ディスプレースメントレジ
スタ１１と、オペランドやデータの先取りをするための
オペランドデータバッファ４０とからなフている。

命令処理装置１は命令を記憶装置２より読出し、解読し
、必要ならばオペランドアドレスを生成して記憶装置２
よりオペランドを読出し、操作コード、オペランド、操
作情報等を演算実行装置３に送る。演算実行装置３は命
令処理装置ｌが設定した情報により演算を行い、各種レ
ジスタ、ステータスおよび記憶の更新をおこなう。記憶
装置２と演算実行装置３との間には、オペランドやデー
タを先取りするためのオペランドデータバッファ４０が
設けられており、演算の実行と非同明にオペランドの先
取りをおこなうことができる。

命令処理装置１において命令レジスタ５の所定のビット
位置に示された情報に基づき汎用レジスタ８８〜８ｄか
らインデックスおよびベースが読出され、おのおのがイ
ンデックスレジスタ９とペースレジスタ１０にセットさ
れる。同時に命令により指定されるディスブレースメン
ドアドレスがディスプレースメントレジスタ１１にセッ
トされる。これらのインデックスレジスタ９．ペースレ
ジスタ１０．ディスプレースメントレジスタ１１の値は
アドレス生成装置１２により加算されてオペランドアド
レスが生成される。このアドレスは記憶装置２におくら
れオペランドが読出され、読出されたオペランドがオペ
ランドデータバッファ４０を介して演算実行装置３に送
られる。

上述したアドレス生成において、汎用レジスタ８８〜８
ｄよりインデックスとベースが読出されるが、このとき
に使用される汎用レジスタの値が先行する命令により更
新される場合、後続命令についてのアドレス生成は、使
用すべき汎用レジスタ８８〜８ｄの更新が終了するまで
待たされる。

このような状態をレジスタビジーと呼ぶことにする。

第２図は第１図に示したデコーダおよび制御回路７の一
部の回路図である。このデコーダおよび制御回路７は、
命令デコーダ１３と、レジスタビジー検出回路３６と、
レジスタビジー終了検出回路３７とからなっている。レ
ジスタビジー検出回路３６は、汎用レジスタ８ａ〜８ｄ
に１対１に対応して設けられたレジスタビジーカウンタ
１８ａ〜１８ｄと、各レジスタビジーカウンタ１８ａ〜
１８ｄに“１”を加算あるいは減算するための加算回路
１６ａ〜１６ｄ、減算回路１７ａ　〜１７ｄと、加算回
路１６ａ−１６ｄ、減算回路１７ａ〜１７ｄを指定する
ためのデコーダ１４．１５と、人力が“０”のときに１
”を出力する比較器１９と、それぞれデコーダ２２とア
ンドゲート３８、デコーダ２３とアンドゲート３９とか
らなるレジスタビジーチェック回路２０．２１と、レジ
スタビジーチェック結果を送出するオアゲート２４とか
らなっている。また、レジスタビジー終了検出信号３７
は、インデックスビジーカウンタ２７と、ペースビジー
カウンタ２８と、それらの各カウンタ２７，２８に入力
すべきデータを選択するためのセレクタ２５．２６と、
演ｐ実行により更新されるレジスタ番号が待避されてい
る命令のレジスタ番号と一致しているかどうかを判別す
るための比較５２９．３１と、“１”を減算する減算回
路３０．３２と、比較器３３．３４と、レジスタビジー
状態の終了検出信号を送出するアンドゲート３５とから
な７ている。

次に本実施例の動作を説明する。

（１）　まず、レジスタの更新待ち状態が発生した場合
の後続命令の命令待避および命令待避解除の動作につい
て説明する。汎用レジスタ８ａ〜８ｄに１対ｌに対応し
て設けられたレジスタビジーカウンタ１８ａ〜１８ｄの
値は初期状態において“０”となっている。このときは
、汎用レジスタ８８〜８ｄには先行する命令により更新
されない有効な値が入っている。次に、命令レジスタ５
から、信号線ＬＩを介して送られてきた命令を命令デコ
ーダ１３でデコードした結果、命令レジスタ５の命令が
汎用レジスタ８ａ〜８ｄの値を更新することがわかると
、命令デコーダ１３は更新待ちとなる汎用レジスタの番
号をデコーダ１４に送る。デコーダ１４はこれを受けて
加算回路１６ａ〜１６ｄに指示し、更新待ちの汎用レジ
スタ８ａ〜８ｄに対応するレジスタビジーカウンタ１８
ａ〜１８ｄに“１”を加算させる。逆に、演算実行装置
３から汎用レジスタ８ａ〜８ｄに演算結果がセットされ
るときに更新されるレジスタ番号が信号線■４うを介し
て送られてきたときには、デコーダ１５により減算回路
１７ａ−１７ｄが指示を受け、更新される汎用レジスタ
に対応するレジスタビジーカウンタ１８ａ〜１８ｄが“
１”減算される。このように、ある汎用レジスタが更新
待ちになってから実際に更新されるまでの間（レジスタ
ビジー状態の間）、その汎用レジスタに１対１に対応し
たレジスタビジーカウンタ１８ａ〜１８ｄは“０”以外
の値になる。比較器１９はレジスタビジーカウンタの値
が“０″でないときに“１”を出力する。この間にも、
後続する命令は順次取込まれ、バイブライン処理が行わ
れるのであるが、それらの命令のアドレス生成に使用さ
れる汎用レジスタ８ａ〜８ｄが前述した更新待ちのレジ
スタと一致するかどうかを、レジスタビジーチェック回
路２０．２１で検出する。すなわち、命令レジスタ５か
ら信号線１，２．１．、を介してレジスタビジーチェッ
ク回路２０．２１に送られてくるアドレス生成に使用す
べき汎用レジスタの番号が、現在更新待ちとなっている
レジスタに一致するかどうかをデコーダ２２．２３とア
ンドゲート３８゜３９を用いて検出し、一致していると
きにアンドゲート３８，３９からレジスタビジー検出信
号“１”が出力される。この検出信号は、オアゲート２
４を介して次段の制御ブロックに送られ、これに応答し
て発生した命令退避を指示する制Ｏｌ信号が信号線Ｌ７
を介してセレクタ４および命令レジスタ５に送られる。

これを受けて命令レジスタ５は格納していた命令を信号
線り、・を介して命令待避レジスタ６に待避させる。そ
れと同時に、その命令が使用しようとした汎用レジスタ
８ａ〜８ｄに対応するレジスタビジーカウンタ１８ａ〜
１８ｄの埴がセレクタ２５．２６により選択されて、そ
れぞれ、インデックスビジーカウンタ２７゜ペースビジ
ーカウンタ２８にセットされる。このように、レジスタ
ビジー状態の汎用レジスタを使用しようとした後続命令
は命令待避レジスタ６に待避されたので、それに続く命
令の処理を行うことが可能となり、セレクタ４を介して
取込まれた後続命令についてアドレス生成、オペランド
の読出し等が行われる。読出されたオペランドはオペラ
ンドデータバッファ１３に蓄えられる。

（２）　次に、命令待避レジスタ６に待避された命令の
復帰動作について説明する。レジスタビジー終了検出回
路３７の比較器２９．３１により、演算実行結果がセッ
トされるとき更新されるレジスタ番号が命令待避レジス
タ６に待避された命令のインデックスレジスタおよびペ
ースレジスタの番号と一致していることが検出されると
、それに応答して減算回路３０．３２によりインデック
スビジーカウンタ２７およびペースビジーカウンタ２８
の値が“１″減算されて０”になる。インデックスビジ
ーカウンタ２７およびペースビジーカウンタ２Ｂの値が
“０”になったことは、比較５３３．３４で検出され、
インデックスビジーカウンタ２７およびベースビジーカ
ウンタ２Ｂの双方の値が“０”になったときにアンドゲ
ート３５からレジスタビジー状態の終了検出信号“１”
が送出される。これに応答して発生する命令退避解除信
号が４Ｍ号線Ｌ８を介して命令退避レジスタ６に送られ
るとともにセレクタ制御信号が信号線Ｌ７を介してセレ
クタ４に送られる。これを受けて２命令退避レジスタ６
に退避されていた命令は信号線Ｌ１１．セレクタ４を介
して命令レジスタ５に再びセットされ、アドレス生成、
オペランドの読出しが行われる。

第３図（ａ）、（ｂ）はそれぞれ従来例と本実施例の情
報処理装置におけるパイプライン処理の様子を示す図で
ある。図中、Ｄ、Ａ、Ｐ、Ｃ，Ｅ。

Ｗの各ステージは以下の処理を行うやＤ−命令解読９Ａニアドレス生成。

Ｐ：ベージ変換、Ｃ：記憶情報の読出し。

Ｅ：演算実行、Ｗ；演算結果格納。

なお、添字ｌは間接アドレス修筒によるサイクルである
ことを示している。従来のパイプライン処理では第３図
（ａ）に示すように３番目のアドレス生成が１番目の命
令のレジスタの更新が完了するまで待たされる。４番目
の命令は間接アドレス修飽があるために、オペランドの
読出しに余分なサイクルが必要であり、パイプラインの
乱れが大きい、これに対し、本実施例では、第３図（ｂ
）に示されるようにレジスタビジー状態が発生したとき
１は、３番目の命令を退避させて４番目の命令のオペラ
ンドの読出しを先行させるため、従来例に比べて４サイ
クル高速に処理できる。

［発明の効果］以上説明したように本発明は、アドレス生成に使用すべ
きレジスタが更新待ちであることを検出し、レジスタ更
新待ちの命令をレジスタ更新が終ｒするまで退避させて
、それに続く命令の解読、アドレス計党、オペランドの
読出しを先行させることにより、パイプライン処理の効
率向上を図ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の構成を示す
ブロック図、第２図は第１図のデコーダおよび制御回路
７の一部の回路図、第３図（ａ）は従来例の情報処理装
置におけるパイプライン処理の様子を示す図、第３図ｃ
ｂ＞は本実施例の情報処理装置におけるパイプライン処
理の様ｒを示す図である。！−命令処理装置、２・・・記憶装置、３−・演算実行結果、４−・セレクタ、５−・命令レジスタ、６・・・命令退避レジスタ、７・−デコーダおよび制御回路、８８〜８　ｄ−・・汎用レジスタ、９・・・インデックスレジスタ、１０　・・・ペースレジスタ、１１−・・ディスプレースメントレジスタ、１２−・・
アドレス生成装置、１３−・・命令デコーダ、１４．１５−・・デコーダ、ＩＳａ〜１６ｄ−加Ｗ回ｍ、１７ａ〜１７ｄ・−減算回路、ＩＢａ〜１８ｄ−レジスタビジーカウンタ、１９−比較
器、２０．２１−・レジスタビジーチェック回路、２２．２
３−デコーダ、２４−オアゲート、２５．２６−・・セレクタ、２７・・・インデックスビジーカウンタ、２８・・・ペ
ースビジーカウンタ、２９．３１，３３．３４−一比較器、３０．３２−一減算器、３５−・アンドゲート、３６−・・レジスタビジー検出回路、３７−・レジスタビジー終了検出回路、３８．３９−−
アンドゲート、４０−・オペランドデータバッファ、Ｌｌ””Ｌｌｌ””信号線。第１図

Claims

【特許請求の範囲】命令の解読、アドレス生成およびオペランドの読出しを
行なう情報処理装置において、命令を一時的に待避させるための命令待避レジスタと、命令のアドレス生成に使用されるレジスタが先行する命
令により更新待ちである場合に、これを検出して前記先
行する更新待ちの命令に後続する命令を前記命令待避レ
ジスタに待避させ、その更新待ち状態が解除された時に
、これを検出して前記先行する更新待ちの命令に後続す
る命令の待避を解除する制御回路とを有することを特徴
とする情報処理装置。