JPS6120135A

JPS6120135A - デ−タ処理装置

Info

Publication number: JPS6120135A
Application number: JP13975784A
Authority: JP
Inventors: Akio Kosaka; 明生小坂
Original assignee: Olympus Corp; Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1984-07-07
Filing date: 1984-07-07
Publication date: 1986-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明はマイクロプログラム制御のデータ処理装置に関
するものである。

（従来技術）マイクロプログラム制御のデータ処理装置どして、従来
第２図に示す構成のものがある。このデータ処理装置は
、バイブライン方式によりマイクロプログラム制御を行
なうもので、マイクロブ［１グラムコントローラ１、マ
イクロプログラムメモリ２、イントスラクションレジス
タ３、演算装置４、分岐条件選択回路５および分岐条イ
１保持レジスタ６を具える。マイクロプログラムコント
ローラ１からのマイクロプログラムアドレス７によって
マイクロプログラムメモリ２から読出されたマイクロ命
令８はイントスラフショクレジスタ３に保持され、ここ
でマイクロプログラムコン］・ローラ用命令９、演算装
置用演算命令１０、分岐条件用命令１１等の各フィール
ドに分割されてそれぞれマイクロプログラムコントロー
ラ１、演算装置４、分岐条件選択回路５等へ送出される
。演算装Ｍ４は演算命令１０を受けて所定の演算を実行
し、その結果の条件フラグ１２（例えばキャリーフラグ
やゼロフラグ）を分岐条件選択回路５へ送出する。分岐
条ｆ［選択回路５は分岐条ｆ１用命令１１の内容に従っ
て条件フラグ１２を選択し、その選択された条件フラグ
１３は分岐条件保持レジスタ６に保持された後、マイク
ロプログラムコントローラ１に送られ次のマイクロプロ
グラムアドレス算出のための情報とされる。

第３図は第２図に・示すデータ処理装置において演算装
置４内のＡＬＵ　（粋術論理ユニット）で、Ｘ＝ＭＡＸ
　（Ａ、Ｂ）・・・・・・■（Ａ、Ｂの最大値をＸとす
る）なる演算を行なう場合のタイミングチャートを表わした
ものである。第３図において、クロック信号１５は各命
令のサイクルを表わし、演算命令１０はそのサイクルに
おいて実際に実行される命令を表わすもので、ＧＯＭＰ
　（Ａ、Ｂ）はＡと８とを比較し、Ａ＜８ならば条件フ
ラグ１２（キャリー信号）を１とづる命令であり、ＮＯ
Ｐは演算を実行しない命令、Ｘ＋ＡはＡレジスタの値を
Ｘレジスタに代入する命令である。この例ではＡ≧Ｂの
場合のタイミングチャートを表わし、この場合には、先
ずステップ１でＡ、Ｂレジスタの大小を比較し、その結
果のキャリー信号１２を分岐条件選択回路５および分岐
条件保持レジスタ６を経てマイクロプログラムコントロ
ーラ１に送出し、次のステップ２ではマイクロプログラ
ムコントローラ１においてキャリー信号１２に従って次
のマイクロプログラムアドレスを算出する操作が行なわ
れるため、この間は演算が実行されず、次のステップ３
においてＡレジスタの値をＸレジスタに代入する演算操
作が行なわれる。

このように、従来のデータ処理装置においては、条件分
岐に際して条件フラグの情報をすべてマイクロプログラ
ムコントローラ１に送出するため、この条件フラグの情
報に基いてマイクロプログラムコントローラ１において
次のマイクロプログラムアドレスを算出する期間は演算
装置４において実際の演算が実行されず、このためアイ
ドルサイクルが生じて処理時間の増加を伴なう問題があ
る。

（発明の目的）本発明の目的は、上述した問題を解決し、分岐によるバ
イブラインを乱すことなく分岐を極力減少させることに
よりマイクロプログラム制御を高速に行ない得るよう適
切に構成したデータ処理装置を提供しようとするもので
ある。

（発明の概要）本発明においては、インストラクションレジスタあるい
は直接マイクロプログラムメモリから与えられる演算装
置のための命令フィールドに二種類以上の演算命令、あ
るいは二種類以上の演算命令を意味する統合化された演
算命令を保有させると共に、演算装置の演算結果である
条件フラグを指定した一定のサイクル数保持させ、その
保持したフラグ情報により演算装置のための命令フィー
ルドから演算装置に与えるべき１つの演算命令を選択あ
るいはデコードすることによって、分岐をマイクロプロ
グラムコントローラに行なわせないようにする。

（実施例）第１図は本発明の第１実施例を示すものである。

このデータ処理装置は、インストラクションレジスタ３
から送出される命令コードの中で、演算装置４へ与える
フィールドとして二種類の演算命令２１Ｊ３よび２２を
用意して命令選択回路２３に送出し、これら二種類の演
算命令２１．２２のいずれかを、演算装置４の演算結果
の条件フラグ２４から条件フラグ選択回路２５において
選択され、条件フラグ保持回路２６に保持された条件フ
ラグ２７に基いて選択して演算装置４へ送出するように
したもので、その他の構成は第２図と同様であり、第２
図に示すものと同一作用を成すものには同一符号を附し
である。なお、本例においては演算命令２１および２２
の中で共通のフィールドを有するものがあれば、ぞのフ
ィールドはまとめておいてもかまわない。また、条件フ
ラグ保持回路２６は、演算命令２１．２２がルーチン化
されている際にも、そのルーチンの問いずれかの演算命
令が連続的に選択されるように、条件フラグを指定され
たサイクルの間保持し得るよう構成する。

第４図および第５図は第１図に示す実施例の動作を説明
するためのプログラム例およびタイミングチャートを示
すもので、演算装置４においてそのＡＬＵ　（算術論理
ユニット）で、（Ｘ、Ｙ、Ａ、Ｂは演算装置４内のレジスタ名）なる計
算を行なう場合のものである。第４図に示すプログラム
例において、ＣＯＭＰ　（Ａ、Ｂ）は第３図の場合と同
様ＡとＢとを比較し、Ａ＜８ならば条ｆ１フラグ２８の
信号の１つであるキャリー信号を１とする命令であり、
ＣＣは選択される条件フラグ２７を表わし、また×４−
ＢはＢレジスタの値をＸレジスタに、Ｙｌ−ＡはＡレジ
スタの値をＹレジスタに、×４−ＡはＡレジスタの値を
Ｘレジスタに、Ｙ４−ＢはＢレジスタの値をＹレジスタ
にそれぞれ代入する命令を表わす。本例においては、ｃ
ｃ　＝　Ｏ。

ｃｃ＝１の場合に応じて、演算命令２１または２２のい
ずれか一方が選択され、全体として３ステツプで実行が
可能となっている。また、第５図において符号２９は各
命令のサイクルを表わすクロック信号を、符号３０は条
件フラグ保持回路２６の例えばフリップフロップにおけ
る保持トリガクロックを、符号２１および２２はそれぞ
れ演算命令を表わす。

第４図および第５図から明らかなように、本実施例によ
れば、上記■の演算が３ステツプで実行可能で、アイド
ルサイクルを減少できると共に、条件分岐をマイクロプ
ログラムコントローラ１を介さずに行なえるからパイプ
ラインを乱すこともない。

第６図は本発明の第２実施例を示すものである。

本例では、インストラクションレジスタ３からデコーダ
３１に二種以上の演算命令を統合した上位の演算命令３
２を送出し、この上位の演算命令３２を、デコーダ３１
を演算装置４の演算結果の条件フラグ２４を指定された
サイクルの間保持する条件フラグ保持回路２６の出力（
条件フラグ２７）によって制御すことにより、１つの演
算命令３３にデコードして演算装置４に送出するように
したもので、その他の構成は第１図と同様である。

第７図は第６図に示すデータ処理装置におけるプログラ
ム例を示すもので、上記■の演算を行なう場合のデコー
ダ３１の内容を表わすものである。

第７図から明らかなように、本実施例によればステップ
１でＡ、Ｂを比較し、その結果のフラグに応じてステッ
プ２．ステップ３の演算を実行することができるから、
第１実施例と同様、アイドルサイクルを減少できると共
に、条件分岐をマイクロプログラムコントローラ１を介
さずに行なえるからパイプラインを乱すこともない。

第８図は本発明の第３実施例を示すものである。

本例では、マイクロプログラムメモリ２からのマイクロ
命令中の上位の演算命令３２を、デコーダ３１により条
件フラグ保持回路２６の出力（条件フラグ２７）に基い
て１つの演算命令３３にデコードし、これをインストラ
クションレジスタ３にラッチして演算装ｆｆ１４に送出
するようにした点が回路構成上第２実施例と異なるもの
である。本実施例によれば、第２実施例と同様、バイブ
ラインを乱すことなくアイドルサイクルを減少させたマ
イクロプログラム制御を行なうことができる。

なお、以上の実施例においては、二種類の演算命令のう
ちから一つを選択する場合および二種類の演算命令を統
合した上位演算命令をデコードする場合について説明し
たが、二双上の複数の演算命令の場合にも、例えば条件
フラグを複数個用意して、命令選択回路やデコーダへの
制御信号を複数個にすることによって容易に実現するこ
とがぐぎる。

（発明の効果）以上述べたように、本発明によれば、演算結果の条件フ
ラグを命令により指定されたサイクルの間保持する条件
フラグ保持回路を設け、これに保持された条件フラグに
基いて複数の演算命令のうちの一個を選択、あるいは複
数の演算命令を統合した上位の演算命令を一つの演算命
令にデコードして演算装置へ送出することにより、マイ
クロプログラムコントローラを介さずに簡単な条ｆｔ分
岐プログラムを高速にかつバイブラインを乱すことなく
実行することができると共に、プログラムのステップ数
をも減少させることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は従来のデータ処理装置の構成を示すブロック図、第３図は第２図のデータ処理駅間の動作を説明するため
のタイミングチャート、第４図および第５図は第１図に示すデータ処理装置の動
作を説明するためのプログラム例およびタイミングチャ
ートをそれぞれ示す図、第６図は本発明の第２実施例を
示すブロック図、第７図はその動作を説明するためのプ
ログラム例を示す図、第８図は本発明の第３実施例を示すブロック図である。１・・・マイクロプログラムコントローラ２・・・マイ
クロプログラムメモリ３・・・インストラクションレジスタ４・・・演算装置　　　　５・・・分岐条件選択回路６
・・・分岐条件保持レジスタ２３・・・命令選択回路　　２５・・・条件フラグ選択
回路２６・・・条件フラグ保持回路３１・・・デコーダ特許出願人　　　オリンパス光学工業株式会社第２図第３図１　　ステップ１ｆ　　　１　　ステップ８２　　　ｌ
　　ステラｆ３　　　：ｃｒ−０、へＮｎ’）　　　　へ　　　　〜

Claims

【特許請求の範囲】

１、演算装置への命令フィールドをマイクロ命令中に有
するマイクロプログラム制御のデータ処理装置において
、前記命令フィールドに複数の演算命令あるいは複数の
演算命令を意味する統合化された演算命令を保有させる
手段と、前記演算装置における演算結果の条件フラグを
指定されたサイクルの間保持する条件フラグ保持回路と
、この条件フラグ保持回路に保持された条件フラグに基
いて前記命令フィールドから前記演算装置に与えるべき
演算命令を選択あるいはデコードする手段とを具えるこ
とを特徴とするデータ処理装置。