JPH03260727A - レジスタ指定装置 - Google Patents
レジスタ指定装置Info
- Publication number
- JPH03260727A JPH03260727A JP5884590A JP5884590A JPH03260727A JP H03260727 A JPH03260727 A JP H03260727A JP 5884590 A JP5884590 A JP 5884590A JP 5884590 A JP5884590 A JP 5884590A JP H03260727 A JPH03260727 A JP H03260727A
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- JP
- Japan
- Prior art keywords
- destination
- instruction
- register
- decoder
- registers
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000019800 disodium phosphate Nutrition 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、μＰ（マイクロプロセッサ）やＤＳＰ（デ
ィジタルシグナルプロセッサ）におけるレジスタ指定装
置に関するものである。
ィジタルシグナルプロセッサ）におけるレジスタ指定装
置に関するものである。
第２図は、従来のレジスタ指定方式を示す図であり、図
において、２１は実行すべき命令（インストラクション
）を格納するインストラクションレジスタ（ＩＲ）、２
２はｌＲ２１の値によりレジスタのディスティネーショ
ン指定信号を出力するデコーダ、２３ａ〜２３ｈはレジ
スタＲ０〜Ｒロー１を示している。
において、２１は実行すべき命令（インストラクション
）を格納するインストラクションレジスタ（ＩＲ）、２
２はｌＲ２１の値によりレジスタのディスティネーショ
ン指定信号を出力するデコーダ、２３ａ〜２３ｈはレジ
スタＲ０〜Ｒロー１を示している。
また第５図はデコーダのブロック構成を示す図であり、
図において、５２はデコーダ、５３はオペコードデコー
ダ、５４はデスティネーションコードレジスタである。
図において、５２はデコーダ、５３はオペコードデコー
ダ、５４はデスティネーションコードレジスタである。
なお、５１はインストラクションレジスタである。
次に第２図及び第５図を参照しながら動作について説明
する。
する。
ｌＲ２１は任意のビット長を持つインストラクション（
命令）を格納するための専用レジスタであり、ビットフ
ィールドはオペコードフィールド２１ａ、オペランドフ
ィールドに分類され、オペランドフィールドはソース指
示フィールド２１ｂ。
命令）を格納するための専用レジスタであり、ビットフ
ィールドはオペコードフィールド２１ａ、オペランドフ
ィールドに分類され、オペランドフィールドはソース指
示フィールド２１ｂ。
ディスティネーション指示フィールド２１ｃに分類され
る。
る。
ｌＲ２１は実行すべき命令を取り込み（フェッチ）、そ
の命令をデコーダ２２によりデコードする。フェッチし
た命令が、ディスティネーションを必要とする命令、例
えば転送、演算命令である場合、オペコードデコーダ５
３はデコーダ内のディスティネーションセレクト信号（
ＤＳ）を“１”にし、そうでない命令、例えば分岐命令
の場合、ディスティネーションセレクト信号（ＤＳ）を
“０″にする。
の命令をデコーダ２２によりデコードする。フェッチし
た命令が、ディスティネーションを必要とする命令、例
えば転送、演算命令である場合、オペコードデコーダ５
３はデコーダ内のディスティネーションセレクト信号（
ＤＳ）を“１”にし、そうでない命令、例えば分岐命令
の場合、ディスティネーションセレクト信号（ＤＳ）を
“０″にする。
ＤＳ信号が０の場合、デスティネーションコードレジス
タ５４はディスティネーションフィールドのＤＩ、ＤＩ
、Ｄｏがどの様な値であっても、各レジスタＲ０〜Ｒ
１に対するディスティネーション指定信号Ｄ Ｒｏ〜Ｄ
Ｒ，として“０”を出力する（第４図の真理値表および
この真理値表を回路的に実現した第７図参照）。つまり
どのレジスタもディスティネーションとして選択されな
い。
タ５４はディスティネーションフィールドのＤＩ、ＤＩ
、Ｄｏがどの様な値であっても、各レジスタＲ０〜Ｒ
１に対するディスティネーション指定信号Ｄ Ｒｏ〜Ｄ
Ｒ，として“０”を出力する（第４図の真理値表および
この真理値表を回路的に実現した第７図参照）。つまり
どのレジスタもディスティネーションとして選択されな
い。
ＤＳ信号が“１″の場合、デスティネーションコードレ
ジスタ５４はＩＲのディスティネーションフィールドＤ
０〜Ｄ！の値により、Ｄ Ｒｏ〜ＤＲ７のうちの１つの
レジスタを選択する。
ジスタ５４はＩＲのディスティネーションフィールドＤ
０〜Ｄ！の値により、Ｄ Ｒｏ〜ＤＲ７のうちの１つの
レジスタを選択する。
上記の様な構成をとると、例えばレジスタＲ０〜Ｒ４に
任意の値Ｘをロードする場合、以下の様に５つのロード
命令を実行する必要がある。
任意の値Ｘをロードする場合、以下の様に５つのロード
命令を実行する必要がある。
ＬＤＲＸ、Ｒ。
ＬＤＲＸ、Ｒ１
ｔ、、ＤＲＸ、Ｒ１
ＬＤＲＸ、Ｒ３
ＬＤＲＸ、Ｒ。
従来のμＰやＤＳＰにおけるディスティネーションのレ
ジスタ指定方式は以上の様に行われているので、ディス
ティネーションを指定する命令（転送命令、演算命令）
において、単一のレジスタしかディスティネーション指
定できず、同じ値のデータを複数のレジスタに格納する
場合は、同様の命令をディスティネーションを変更しな
がら複数回実行する必要があり、命令ステップ数が増大
する等の問題点があった。
ジスタ指定方式は以上の様に行われているので、ディス
ティネーションを指定する命令（転送命令、演算命令）
において、単一のレジスタしかディスティネーション指
定できず、同じ値のデータを複数のレジスタに格納する
場合は、同様の命令をディスティネーションを変更しな
がら複数回実行する必要があり、命令ステップ数が増大
する等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、ディスティネーションを指定する命令にお
いて、複数のレジスタをディスティネーションとして指
定できる、μＰもしくはＤＳＰのレジスタ指定装置を得
ることを目的とする。
れたもので、ディスティネーションを指定する命令にお
いて、複数のレジスタをディスティネーションとして指
定できる、μＰもしくはＤＳＰのレジスタ指定装置を得
ることを目的とする。
この発明に係るレジスタ指定装置は、１つの転送もしく
は演算命令で複数のディスティネーションレジスタを指
定できるデコーダを設け、ＩＲのディスティネーション
指示フィールドの指定により、単一のレジスタをディス
ティネーションとすること、及び複数（すべてのレジス
タも可）のレジスタをディスティネーションとして指定
することを可能にしたものである。
は演算命令で複数のディスティネーションレジスタを指
定できるデコーダを設け、ＩＲのディスティネーション
指示フィールドの指定により、単一のレジスタをディス
ティネーションとすること、及び複数（すべてのレジス
タも可）のレジスタをディスティネーションとして指定
することを可能にしたものである。
この発明におけるレジスタ指定装置によれば、複数のレ
ジスタをディスティネーションとして指定することによ
り、同じ値を複数のレジスタに格納する必要のあるプロ
グラムを作成する場合、命令ステップが削減できる。
ジスタをディスティネーションとして指定することによ
り、同じ値を複数のレジスタに格納する必要のあるプロ
グラムを作成する場合、命令ステップが削減できる。
以下、この発明の一実施例を第１図及び第５図を用いて
説明する。
説明する。
第１図は本発明の一実施例によるレジスタ指定装置を示
し、図において、ＩＲＩ １は任意のビット長を持つイ
ンストラクションを格納するための専用レジスタであり
、ビットフィールドはオペコードフィールド１１ａ、オ
ペランドフィールドに分類され、オペランドフィールド
はソース指示フィールド１１ｂ、ディスティネーション
指示フ４−ルドｌｌｃに分類される。ここで、ディステ
ィネーションフィールドは、ディスティネーションモー
ドビットＤＭとディスティネーション指示ビットＤｔ
、Ｄｒ 、Ｄｏの計４ビットで構成される。
し、図において、ＩＲＩ １は任意のビット長を持つイ
ンストラクションを格納するための専用レジスタであり
、ビットフィールドはオペコードフィールド１１ａ、オ
ペランドフィールドに分類され、オペランドフィールド
はソース指示フィールド１１ｂ、ディスティネーション
指示フ４−ルドｌｌｃに分類される。ここで、ディステ
ィネーションフィールドは、ディスティネーションモー
ドビットＤＭとディスティネーション指示ビットＤｔ
、Ｄｒ 、Ｄｏの計４ビットで構成される。
次に動作について説明する。ｌＲ１１は実行すべき命令
をフェッチし、その命令をデコーダ１２によりデコード
する。フェッチした命令がディスティネーションを必要
とする命令、例えば転送。
をフェッチし、その命令をデコーダ１２によりデコード
する。フェッチした命令がディスティネーションを必要
とする命令、例えば転送。
演算命令である場合、オペコードのデコーダ５３はディ
スティネーションセレクト信号ＤＳを“ｌ”にし、そう
でない分岐命令等の場合はＤＳ信号を“０”とする。
スティネーションセレクト信号ＤＳを“ｌ”にし、そう
でない分岐命令等の場合はＤＳ信号を“０”とする。
ＤＳ信号が“０”の場合、デスティネーションコードレ
ジスタ５４はＩＲのディスティネーションフィールドの
ＤＭ、Ｄ２ 、Ｄ＋ 、Ｄｏの値によらず、ディスティ
ネーション指定信号ＤＲｆｆ〜ＤＲ０としてすべて“０
”を出力する。ＤＳ信号が“１”の場合、デスティネー
ションコードレジスタ５４はディスティネーションモー
ドビットＤＭの値によって単一レジスタ指定モードと複
数レジスタ指定モードに分類する（第３図の真理値表お
よびこの真理値表を回路的に実現した第６図参照参照）
。
ジスタ５４はＩＲのディスティネーションフィールドの
ＤＭ、Ｄ２ 、Ｄ＋ 、Ｄｏの値によらず、ディスティ
ネーション指定信号ＤＲｆｆ〜ＤＲ０としてすべて“０
”を出力する。ＤＳ信号が“１”の場合、デスティネー
ションコードレジスタ５４はディスティネーションモー
ドビットＤＭの値によって単一レジスタ指定モードと複
数レジスタ指定モードに分類する（第３図の真理値表お
よびこの真理値表を回路的に実現した第６図参照参照）
。
ＤＭビットが“０”の場合は、単一レジスタ指定モード
となり、ディスティネーション指示フィールドＤ０〜Ｄ
２の値により、ＤＲ，〜ＤＲ，のうちの１つを選択する
（“ｌ”となる）。
となり、ディスティネーション指示フィールドＤ０〜Ｄ
２の値により、ＤＲ，〜ＤＲ，のうちの１つを選択する
（“ｌ”となる）。
ＤＭビットが“１”の場合は、複数レジスタ指定モード
となり、本実施例の場合、Ｄ０ビットにＤＲ，、ＤＲ，
、ＤＲ，信号を、Ｄ、ビットにＤＲｘ 、 Ｄ Ｒ４、
Ｄ Ｒｓ信号を、Ｄ２ビットにＤＲｂ Ｄ Ｒ’Ｉ倍
信号それぞれ割り当てているので、Ｄｏが“１”の場合
は、ＤＲｏ 、ＤＲ＋ 、ＤＲｌの３つのレジスタをデ
ィスティネーションとして選択する。Ｄ＋、Ｄｚビット
の場合も同様であり、ＤＲ，〜Ｄ Ｒｏのすべてのレジ
スタをディスティネーションとして指定したい場合は、
Ｄｚ 、Ｄ＋ 。
となり、本実施例の場合、Ｄ０ビットにＤＲ，、ＤＲ，
、ＤＲ，信号を、Ｄ、ビットにＤＲｘ 、 Ｄ Ｒ４、
Ｄ Ｒｓ信号を、Ｄ２ビットにＤＲｂ Ｄ Ｒ’Ｉ倍
信号それぞれ割り当てているので、Ｄｏが“１”の場合
は、ＤＲｏ 、ＤＲ＋ 、ＤＲｌの３つのレジスタをデ
ィスティネーションとして選択する。Ｄ＋、Ｄｚビット
の場合も同様であり、ＤＲ，〜Ｄ Ｒｏのすべてのレジ
スタをディスティネーションとして指定したい場合は、
Ｄｚ 、Ｄ＋ 。
Ｄｏをすべて“１”にすればよい。
以上のような構成をとるので、例えばＲ０〜Ｒ２に任意
の値Ｘをロードする場合、以下の１つのロード命令を実
行するのみでよい。
の値Ｘをロードする場合、以下の１つのロード命令を実
行するのみでよい。
ＬＤＲＸ、Ｒｅ ・Ｒ５・Ｒ８
この命令のインストラクションビットフィールドに変換
した場合、ＤＭ＝“ｌ”、Ｄ０＝“１”以上のように、
この発明に係るレジスタ指定装置によれば、ディスティ
ネーションとして複数のレジスタを指定可能にしたので
、プログラミングの際、命令ステップの削減が可能とな
り、プログラミングの簡易化に対する効果がある。
した場合、ＤＭ＝“ｌ”、Ｄ０＝“１”以上のように、
この発明に係るレジスタ指定装置によれば、ディスティ
ネーションとして複数のレジスタを指定可能にしたので
、プログラミングの際、命令ステップの削減が可能とな
り、プログラミングの簡易化に対する効果がある。
第１図はこの発明の実施例によるレジスタ指定装置の構
成図、第２図は従来の実施例によるレジスタ指定方式の
構成図、第３図はこの発明の実施例によるインストラク
ションデコーダの真理値表を示す図、第４図は従来の実
施例によるインストラクションデコーダの真理値表を示
す図、第５図はデコーダのブロック構成図、第６図は従
来のレジスタ指定方式のデコーダの内部構成を示す図、
第７図は本発明の一実施例におけるデコーダの内部構成
を示す図である。 図において、１１はインストラクションレジスタ、１２
はデコーダ、１３ａ 〜１３ｈはレジスタ、５１はイン
ストラクションレジスタ、５２はデコーダ、５３はオペ
コードデコーダ、５４はディスティネーションコードデ
コーダである。 なお図中同一符号は同−又は相当部分を示す。
成図、第２図は従来の実施例によるレジスタ指定方式の
構成図、第３図はこの発明の実施例によるインストラク
ションデコーダの真理値表を示す図、第４図は従来の実
施例によるインストラクションデコーダの真理値表を示
す図、第５図はデコーダのブロック構成図、第６図は従
来のレジスタ指定方式のデコーダの内部構成を示す図、
第７図は本発明の一実施例におけるデコーダの内部構成
を示す図である。 図において、１１はインストラクションレジスタ、１２
はデコーダ、１３ａ 〜１３ｈはレジスタ、５１はイン
ストラクションレジスタ、５２はデコーダ、５３はオペ
コードデコーダ、５４はディスティネーションコードデ
コーダである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）命令を格納するためのインストラクションレジス
タと、 複数個のレジスタと、 前記命令をデコードし制御信号を生成するデコーダとを
備え、 前記デコーダは１つの命令により単一もしくは複数のレ
ジスタをディスティネーションとして指定するディステ
ィネーションレジスタ指定信号を発生することを特徴と
するレジスタ指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5884590A JPH03260727A (ja) | 1990-03-09 | 1990-03-09 | レジスタ指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5884590A JPH03260727A (ja) | 1990-03-09 | 1990-03-09 | レジスタ指定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260727A true JPH03260727A (ja) | 1991-11-20 |
Family
ID=13096002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5884590A Pending JPH03260727A (ja) | 1990-03-09 | 1990-03-09 | レジスタ指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413651B1 (ko) * | 1995-09-22 | 2004-05-20 | 마츠시타 덴끼 산교 가부시키가이샤 | 복수레지스터의데이터전송을워드길이가짧은명령으로실현하는정보처리장치및그정보처리방법 |
| US7043627B2 (en) | 2000-11-08 | 2006-05-09 | Hitachi, Ltd. | SIMD operation system capable of designating plural registers via one register designating field |
-
1990
- 1990-03-09 JP JP5884590A patent/JPH03260727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413651B1 (ko) * | 1995-09-22 | 2004-05-20 | 마츠시타 덴끼 산교 가부시키가이샤 | 복수레지스터의데이터전송을워드길이가짧은명령으로실현하는정보처리장치및그정보처리방법 |
| US7043627B2 (en) | 2000-11-08 | 2006-05-09 | Hitachi, Ltd. | SIMD operation system capable of designating plural registers via one register designating field |
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