JPH08153086A - プロセッサ - Google Patents
プロセッサInfo
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- JPH08153086A JPH08153086A JP29614094A JP29614094A JPH08153086A JP H08153086 A JPH08153086 A JP H08153086A JP 29614094 A JP29614094 A JP 29614094A JP 29614094 A JP29614094 A JP 29614094A JP H08153086 A JPH08153086 A JP H08153086A
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- JP
- Japan
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- memory
- output
- signal
- register
- galois field
- Prior art date
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Abstract
(57)【要約】
【目的】 ガロア体多項式演算を高速処理する。
【構成】 入力端子１０，１２には２シンボルの信号Ｓ
ＲＣ＿Ａ，ＳＲＣ＿Ｂが並列に入力する。セレクタ１
６，１８は、信号ＳＲＣ＿Ｂの上位シンボル信号ＢＨ、
固定値”０”又は信号ＳＲＣ＿Ｂの下位シンボル信号Ｂ
Ｌを選択する。ガロア体加算器２０は信号ＳＲＣ＿Ａの
上位シンボル信号ＡＨとセレクタ１６の出力を加算し、
ガロア体加算器２２は信号ＳＲＣ＿Ａの下位シンボル信
号ＡＬとセレクタ１８の出力を加算する。ガロア体乗算
器２４は信号ＡＨに信号ＢＨを乗算し、ガロア体乗算器
２６は信号ＡＬに信号ＢＬを乗算する。セレクタ２８は
加算器２０又は乗算器２４の出力を選択し、セレクタ３
０は加算器２２又は乗算器２６の出力を選択する。セレ
クタ２８，３０の出力はそれぞれ、演算結果の上位及び
下位シンボルである。
ＲＣ＿Ａ，ＳＲＣ＿Ｂが並列に入力する。セレクタ１
６，１８は、信号ＳＲＣ＿Ｂの上位シンボル信号ＢＨ、
固定値”０”又は信号ＳＲＣ＿Ｂの下位シンボル信号Ｂ
Ｌを選択する。ガロア体加算器２０は信号ＳＲＣ＿Ａの
上位シンボル信号ＡＨとセレクタ１６の出力を加算し、
ガロア体加算器２２は信号ＳＲＣ＿Ａの下位シンボル信
号ＡＬとセレクタ１８の出力を加算する。ガロア体乗算
器２４は信号ＡＨに信号ＢＨを乗算し、ガロア体乗算器
２６は信号ＡＬに信号ＢＬを乗算する。セレクタ２８は
加算器２０又は乗算器２４の出力を選択し、セレクタ３
０は加算器２２又は乗算器２６の出力を選択する。セレ
クタ２８，３０の出力はそれぞれ、演算結果の上位及び
下位シンボルである。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ内に記憶された
プログラムに従ってデータにガロア体演算処理を施すプ
ロセッサに関する。
プログラムに従ってデータにガロア体演算処理を施すプ
ロセッサに関する。
【０００２】
【従来の技術】ディジタル信号の伝送又は記録再生に
は、符号誤り対策が施される。この符号誤り対策の一つ
として、リードソロモン符号を使用した符号化が広く使
用されている。リードソロモン符号は、符号語がガロア
体の元により構成される符号である。従ってリードソロ
モン符号の符号化復号化は、種々のガロア体の演算で実
現される。
は、符号誤り対策が施される。この符号誤り対策の一つ
として、リードソロモン符号を使用した符号化が広く使
用されている。リードソロモン符号は、符号語がガロア
体の元により構成される符号である。従ってリードソロ
モン符号の符号化復号化は、種々のガロア体の演算で実
現される。
【０００３】従来は、リードソロモン符号の符号化復号
化の演算は、専用回路で実現されてきたが、半導体技術
の進歩により、これらの処理が高速に実行することが可
能になってきたこと、符号化を行なう情報の単位が大き
くなり、復号化の途中で復号化方法を選択する選択肢が
増大し複雑化していることなどから、この演算をガロア
体演算処理が可能なプロセッサでプログラム制御により
実現する構成が検討されている。
化の演算は、専用回路で実現されてきたが、半導体技術
の進歩により、これらの処理が高速に実行することが可
能になってきたこと、符号化を行なう情報の単位が大き
くなり、復号化の途中で復号化方法を選択する選択肢が
増大し複雑化していることなどから、この演算をガロア
体演算処理が可能なプロセッサでプログラム制御により
実現する構成が検討されている。
【０００４】符号語がガロア体ＧＦ（２＾８）で構成さ
れているとき、符号語は８ビットのシンボルとして表現
される。一方、既存のプロセッサは８×ｎビット構成の
ものが広く使用されている。そこで、ガロア体演算を高
速に行なうには、ガロア体演算を並列に複数シンボル、
同時実行する構成がある。例えば、１６ビット・プロセ
ッサでは、以下のような演算を行なう。即ち GAD GAD Rd Rs0 Rs1 Rd_H < Rs0_H g+ Rs1_H Rd_L < Rs0_L g+ Rs1_L ガロア体加算命令ＧＡＤは、１６ビットのメモリＲｓ
０，Ｒｓ１の上位８ビットＲｓ０＿Ｈ，Ｒｓ１＿Ｈ及び
下位８ビットＲｓ０＿Ｌ，Ｒｓ１＿Ｌを各々独立に並列
演算し、２つのシンボルの演算結果を１６ビットのメモ
リＲｄ（Ｒｄ＿ｈ，Ｒｄ＿Ｌ）に書き込む。これによっ
て１命令で、２つの演算を同時実行できる。
れているとき、符号語は８ビットのシンボルとして表現
される。一方、既存のプロセッサは８×ｎビット構成の
ものが広く使用されている。そこで、ガロア体演算を高
速に行なうには、ガロア体演算を並列に複数シンボル、
同時実行する構成がある。例えば、１６ビット・プロセ
ッサでは、以下のような演算を行なう。即ち GAD GAD Rd Rs0 Rs1 Rd_H < Rs0_H g+ Rs1_H Rd_L < Rs0_L g+ Rs1_L ガロア体加算命令ＧＡＤは、１６ビットのメモリＲｓ
０，Ｒｓ１の上位８ビットＲｓ０＿Ｈ，Ｒｓ１＿Ｈ及び
下位８ビットＲｓ０＿Ｌ，Ｒｓ１＿Ｌを各々独立に並列
演算し、２つのシンボルの演算結果を１６ビットのメモ
リＲｄ（Ｒｄ＿ｈ，Ｒｄ＿Ｌ）に書き込む。これによっ
て１命令で、２つの演算を同時実行できる。
【０００５】
【発明が解決しようする課題】しかし、並列ガロア体加
算命令を有するプロセッサで、下記のガロア体多項式演
算を行なう場合を考える。即ち、
算命令を有するプロセッサで、下記のガロア体多項式演
算を行なう場合を考える。即ち、
【０００６】
【数１】
【０００７】この演算で、ガロア体の乗算を行なった後
に加算を実行すると、数２に示すように、次数が１大き
くなるような状況では１６ビット（１ワード）の半分、
即ち８ビットの桁上げが生じるので、結果的に、並列加
算を行なえないことになる。
に加算を実行すると、数２に示すように、次数が１大き
くなるような状況では１６ビット（１ワード）の半分、
即ち８ビットの桁上げが生じるので、結果的に、並列加
算を行なえないことになる。
【０００８】
【数２】
【０００９】本発明は、このような不都合を生じないプ
ロセッサを提示することを目的とする。
ロセッサを提示することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係るプロセッサ
は、ビット長ｎを単位とするｍ個のデータを、それぞれ
別個に演算処理するｍ個の演算器からなることを特徴と
する。
は、ビット長ｎを単位とするｍ個のデータを、それぞれ
別個に演算処理するｍ個の演算器からなることを特徴と
する。
【００１１】本発明に係るプロセッサはまた、レジスタ
・ファイルと、ビット長ｎを単位とするｍ個のガロア体
加算器及びガロア体乗算器、並びに、当該ガロア体加算
器の入力としてビット長ｎを単位とする複数の入力デー
タから１つ又は定数を選択する選択手段を有する演算ユ
ニットと、当該メモリに記憶される制御情報アドレスを
指し示すプログラム・カウンタと、当該プログラム・カ
ウンタ及び当該演算ユニットから出力されるメモリ・ア
ドレスを記憶し、当該メモリにメモリ・アドレスとして
供給するメモリ・アドレス・レジスタと、当該メモリと
当該レジスタ・ファイル間で転送するデータを記憶する
メモリ・データ・レジスタと、当該メモリから読み出さ
れた制御情報を記憶するインストラクション・レジスタ
と、当該インストラクション・レジスタの出力をデコー
ドして、当該メモリ、当該レジスタ・ファイル、当該演
算ユニット、当該プログラム・カウンタ、当該メモリ・
アドレス・レジスタ及び当該メモリ・データ・レジスタ
を制御するシーケンサとからなることを特徴とする。
・ファイルと、ビット長ｎを単位とするｍ個のガロア体
加算器及びガロア体乗算器、並びに、当該ガロア体加算
器の入力としてビット長ｎを単位とする複数の入力デー
タから１つ又は定数を選択する選択手段を有する演算ユ
ニットと、当該メモリに記憶される制御情報アドレスを
指し示すプログラム・カウンタと、当該プログラム・カ
ウンタ及び当該演算ユニットから出力されるメモリ・ア
ドレスを記憶し、当該メモリにメモリ・アドレスとして
供給するメモリ・アドレス・レジスタと、当該メモリと
当該レジスタ・ファイル間で転送するデータを記憶する
メモリ・データ・レジスタと、当該メモリから読み出さ
れた制御情報を記憶するインストラクション・レジスタ
と、当該インストラクション・レジスタの出力をデコー
ドして、当該メモリ、当該レジスタ・ファイル、当該演
算ユニット、当該プログラム・カウンタ、当該メモリ・
アドレス・レジスタ及び当該メモリ・データ・レジスタ
を制御するシーケンサとからなることを特徴とする。
【００１２】
【作用】上位シンボルと下位シンボル間でガロア体加算
処理を可能にする加算手段を設け、ワードと次数の関係
が常に一定になるようにした。これにより、ガロア体を
元とする多項式演算の次数とレジスタのバイト列を整列
化でき、これにより、多項式の加算をより少ない実行命
令数で実行できるようになり、演算時間を短縮できる。
処理を可能にする加算手段を設け、ワードと次数の関係
が常に一定になるようにした。これにより、ガロア体を
元とする多項式演算の次数とレジスタのバイト列を整列
化でき、これにより、多項式の加算をより少ない実行命
令数で実行できるようになり、演算時間を短縮できる。
【００１３】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１４】図１は、本発明の一実施例におけるガロア
体演算器の概略構成ブロック図、図２は、図１に示す演
算器を組み込んだプロセッサの一実施例である。
体演算器の概略構成ブロック図、図２は、図１に示す演
算器を組み込んだプロセッサの一実施例である。
【００１５】図１において、１０，１２は、２シンボル
分のＧＦ（２＾８）即ち８ビットを１シンボルとした２
シンボル分（即ち、１６ビット）の信号ＳＲＣ＿Ａ，Ｓ
ＲＣ＿Ｂが並列に入力する入力端子、１４は、１６ビッ
トの演算結果ＤＥＳＴの出力端子である。
分のＧＦ（２＾８）即ち８ビットを１シンボルとした２
シンボル分（即ち、１６ビット）の信号ＳＲＣ＿Ａ，Ｓ
ＲＣ＿Ｂが並列に入力する入力端子、１４は、１６ビッ
トの演算結果ＤＥＳＴの出力端子である。
【００１６】１６，１８は３入力１出力のセレクタであ
り、セレクタ１６，１８には、信号ＳＲＣ＿Ｂの上位シ
ンボルを示す上位８ビットの信号ＢＨと、固定値”０”
と、信号ＳＲＣ＿Ｂの下位シンボルを示す下位８ビット
の信号ＢＬが入力する。
り、セレクタ１６，１８には、信号ＳＲＣ＿Ｂの上位シ
ンボルを示す上位８ビットの信号ＢＨと、固定値”０”
と、信号ＳＲＣ＿Ｂの下位シンボルを示す下位８ビット
の信号ＢＬが入力する。
【００１７】２０，２２は８ビットのガロア体加算器で
ある。加算器２０には、信号ＳＲＣ＿Ａの上位シンボル
である信号ＡＨと、セレクタ１６の出力が入力される。
加算器２２には、信号ＳＲＣ＿Ａの下位シンボルである
信号ＡＬと、セレクタ１８の出力が入力される。
ある。加算器２０には、信号ＳＲＣ＿Ａの上位シンボル
である信号ＡＨと、セレクタ１６の出力が入力される。
加算器２２には、信号ＳＲＣ＿Ａの下位シンボルである
信号ＡＬと、セレクタ１８の出力が入力される。
【００１８】２４，２６は８ビットのガロア体乗算器で
ある。乗算器２４の一方の入力には信号ＡＨが入力さ
れ、もう一方の入力には信号ＳＲＣ＿Ｂの上位シンボル
信号ＢＨが入力される。乗算器２６の一方の入力には信
号ＡＬが入力され、もう一方の入力には信号ＳＲＣ＿Ｂ
の下位シンボル信号ＢＬが入力される。
ある。乗算器２４の一方の入力には信号ＡＨが入力さ
れ、もう一方の入力には信号ＳＲＣ＿Ｂの上位シンボル
信号ＢＨが入力される。乗算器２６の一方の入力には信
号ＡＬが入力され、もう一方の入力には信号ＳＲＣ＿Ｂ
の下位シンボル信号ＢＬが入力される。
【００１９】２８，３０は２入力１出力のセレクタであ
る。セレクタ２８の第１入力には、加算器２０の出力が
印加され、第２入力には乗算器２４の出力が印加され
る。セレクタ３０の第１入力には、加算器２２の出力が
印加され、第２入力には乗算器２６の出力が印加され
る。
る。セレクタ２８の第１入力には、加算器２０の出力が
印加され、第２入力には乗算器２４の出力が印加され
る。セレクタ３０の第１入力には、加算器２２の出力が
印加され、第２入力には乗算器２６の出力が印加され
る。
【００２０】セレクタ２８，３０の出力は、それぞれ上
位及び下位シンボルのガロア体演算信号になっており、
１６ビット・データに束ねられて信号ＤＥＳＴとして出
力端子１４から外部に出力される。
位及び下位シンボルのガロア体演算信号になっており、
１６ビット・データに束ねられて信号ＤＥＳＴとして出
力端子１４から外部に出力される。
【００２１】セレクタ１６，１８，２８，３０の選択制
御入力には、制御コマンドＧＬＵ＿Ｃが印加される。セ
レクタ１６，１８，２８，３０は、この信号ＧＬＵ＿Ｃ
に応じて、図３に示すように、２入力又は３入力から出
力を選択する。
御入力には、制御コマンドＧＬＵ＿Ｃが印加される。セ
レクタ１６，１８，２８，３０は、この信号ＧＬＵ＿Ｃ
に応じて、図３に示すように、２入力又は３入力から出
力を選択する。
【００２２】図２において、４０は通常のメモリにより
も高速にデータを読み出し及び書き込みできるレジスタ
群、即ち、レジスタファイルＲＧＦであり、２つのデー
タ出力ｑａ，ｑｂ、１つのデータ入力ｄｉｎ、及び、書
き込み読み出し制御信号入力ｒｇｆ＿ｃを有する。
も高速にデータを読み出し及び書き込みできるレジスタ
群、即ち、レジスタファイルＲＧＦであり、２つのデー
タ出力ｑａ，ｑｂ、１つのデータ入力ｄｉｎ、及び、書
き込み読み出し制御信号入力ｒｇｆ＿ｃを有する。
【００２３】４２は、論理演算、算術論理演算及びガロ
ア体演算等をおこなう算術論理演算ユニットＧＬＵであ
り、２つのデータ入力端子ｓｒｃ＿ａ，ｓｒｃ＿ｂ、１
つのデータ出力端子ｄｅｓｔ、及び演算制御入力端子ｇ
ｌｕ＿ｃ端子を有する。ユニット４２は、制御信号ｇｌ
ｕ＿ｃに従って、入力ｓｒｃ＿ａ，ｓｒｃ＿ｂに所望の
演算を行ない、演算結果を出力ｄｅｓｔから出力する。
ア体演算等をおこなう算術論理演算ユニットＧＬＵであ
り、２つのデータ入力端子ｓｒｃ＿ａ，ｓｒｃ＿ｂ、１
つのデータ出力端子ｄｅｓｔ、及び演算制御入力端子ｇ
ｌｕ＿ｃ端子を有する。ユニット４２は、制御信号ｇｌ
ｕ＿ｃに従って、入力ｓｒｃ＿ａ，ｓｒｃ＿ｂに所望の
演算を行ない、演算結果を出力ｄｅｓｔから出力する。
【００２４】４４は、アドレス入力ａｄｒ、データ入力
ｄｉ及びデータ出力ｄｏを有するメモリである。
ｄｉ及びデータ出力ｄｏを有するメモリである。
【００２５】４６は、メモリ４４へのアドレスを保持す
るメモリ・アドレス・レジスタＭＡＲであり、１つのア
ドレス入力ａｉｎ、制御入力ｅｎ、及びアドレス出力ａ
ｏｔを有する。レジスタ４６は、制御信号ｅｎに従って
アドレス入力ａｉｎを取り込み、また、記憶するアドレ
スを出力ａｏｔからメモリ４４のアドレス入力ａｄｒに
出力する。
るメモリ・アドレス・レジスタＭＡＲであり、１つのア
ドレス入力ａｉｎ、制御入力ｅｎ、及びアドレス出力ａ
ｏｔを有する。レジスタ４６は、制御信号ｅｎに従って
アドレス入力ａｉｎを取り込み、また、記憶するアドレ
スを出力ａｏｔからメモリ４４のアドレス入力ａｄｒに
出力する。
【００２６】４８は、メモリ４４との間でデータを授受
するメモリ・データ・レジスタＭＤＲであり、２つのデ
ータ入力ｂｉｎ，ｍｉｎ、２つのデータ出力ｆｏｔ，ｍ
ｏｔ及び制御信号入力ｍｄｒ＿ｃを有する。レジスタ４
８は、制御信号ｍｄｒ＿ｃに従って、入力ｂｉｎを内部
に取り込み、記憶データを出力ｆｏｔに出力する。ま
た、入力ｍｉｎを内部に取り込み、入力ｂｉｎから入力
されたデータを出力ｍｏｔに出力する。
するメモリ・データ・レジスタＭＤＲであり、２つのデ
ータ入力ｂｉｎ，ｍｉｎ、２つのデータ出力ｆｏｔ，ｍ
ｏｔ及び制御信号入力ｍｄｒ＿ｃを有する。レジスタ４
８は、制御信号ｍｄｒ＿ｃに従って、入力ｂｉｎを内部
に取り込み、記憶データを出力ｆｏｔに出力する。ま
た、入力ｍｉｎを内部に取り込み、入力ｂｉｎから入力
されたデータを出力ｍｏｔに出力する。
【００２７】５０は、メモリ・アドレス・レジスタ４６
から出力されたメモリ・アドレスのコマンド命令を記憶
するインストラクション・レジスタＩＲであり、インス
トラクション入力ｉｉｎ及びインストラクション出力ｉ
ｏｔを有する。
から出力されたメモリ・アドレスのコマンド命令を記憶
するインストラクション・レジスタＩＲであり、インス
トラクション入力ｉｉｎ及びインストラクション出力ｉ
ｏｔを有する。
【００２８】５２は、インストラクション・レジスタ５
０に記憶されたコマンド命令をデコードして各種の制御
信号を生成するシーケンサＭＩＣＳであり、シーケンス
初期化入力、レジスタファイル制御出力、データ・セレ
クト制御出力、ＡＬＵ演算制御出力、ＭＡＲ制御出力、
ＭＤＲ制御出力、即値出力ｉｍｍ及びプログラム・カウ
ンタ制御出力を有している。
０に記憶されたコマンド命令をデコードして各種の制御
信号を生成するシーケンサＭＩＣＳであり、シーケンス
初期化入力、レジスタファイル制御出力、データ・セレ
クト制御出力、ＡＬＵ演算制御出力、ＭＡＲ制御出力、
ＭＤＲ制御出力、即値出力ｉｍｍ及びプログラム・カウ
ンタ制御出力を有している。
【００２９】５４は、プログラムの、次に実行するアド
レスを保持するプログラム・カウンタＰＣであり、２つ
の入力ｑｐａ，ｑｐｂ、１つの出力ｐｃｉ及び制御信号
入力ｐｃ＿ｃを有する。
レスを保持するプログラム・カウンタＰＣであり、２つ
の入力ｑｐａ，ｑｐｂ、１つの出力ｐｃｉ及び制御信号
入力ｐｃ＿ｃを有する。
【００３０】レジスタ・ファイル４０の出力ｑａは、演
算ユニット４２の入力ｓｒｃ＿ａと、プログラム・カウ
ンタ５４の入力ｑｐａに接続する。演算ユニット４２の
出力ｄｏｓｔ、メモリ・データ・レジスタ４８の出力ｆ
ｏｔ、メモリ・アドレス・レジスタ４６の出力ａｉｎ及
びプログラム・カウンタ５４の出力ｐｃｉは、レジスタ
ファイル４０の入力ｄｉｎに接続する。レジスタファイ
ル４０の出力ｑｂは、演算ユニット４２の入力ｓｒｃ＿
ｂ、プログラム・カウンタ５４の入力ｑｐｂ及びメモリ
・データ・レジスタ４８の入力ｂｉｎに接続する。
算ユニット４２の入力ｓｒｃ＿ａと、プログラム・カウ
ンタ５４の入力ｑｐａに接続する。演算ユニット４２の
出力ｄｏｓｔ、メモリ・データ・レジスタ４８の出力ｆ
ｏｔ、メモリ・アドレス・レジスタ４６の出力ａｉｎ及
びプログラム・カウンタ５４の出力ｐｃｉは、レジスタ
ファイル４０の入力ｄｉｎに接続する。レジスタファイ
ル４０の出力ｑｂは、演算ユニット４２の入力ｓｒｃ＿
ｂ、プログラム・カウンタ５４の入力ｑｐｂ及びメモリ
・データ・レジスタ４８の入力ｂｉｎに接続する。
【００３１】メモリ・アドレス・レジスタ４６の出力ａ
ｏｔは、メモリ４４のアドレス入力ａｄｒに接続する。
メモリ・データ・レジスタ４８の出力ｍｏｔは、メモリ
４４のデータ入力ｄｉに接続し、メモリ４４のデータ出
力ｄｏは、メモリ・データ・レジスタ４８のデータ入力
ｍｉｎと、インストラクション・レジスタ５０のデータ
入力ｉｉｎに接続する。
ｏｔは、メモリ４４のアドレス入力ａｄｒに接続する。
メモリ・データ・レジスタ４８の出力ｍｏｔは、メモリ
４４のデータ入力ｄｉに接続し、メモリ４４のデータ出
力ｄｏは、メモリ・データ・レジスタ４８のデータ入力
ｍｉｎと、インストラクション・レジスタ５０のデータ
入力ｉｉｎに接続する。
【００３２】シーケンサ５２の各制御出力はそれぞれ、
レジスタファイル４０の制御入力ｒｇｆ＿ｃ、演算ユニ
ット４２の制御入力ｇｌｕ＿ｃ、プログラム・カウンタ
５４の制御入力ｐｃ＿ｃ、メモリ・アドレス・レジスタ
４６の制御ｅｎ、メモリ・データ・レジスタ４８の制御
入力ｍｄｒ＿ｃに接続する。
レジスタファイル４０の制御入力ｒｇｆ＿ｃ、演算ユニ
ット４２の制御入力ｇｌｕ＿ｃ、プログラム・カウンタ
５４の制御入力ｐｃ＿ｃ、メモリ・アドレス・レジスタ
４６の制御ｅｎ、メモリ・データ・レジスタ４８の制御
入力ｍｄｒ＿ｃに接続する。
【００３３】図２に示すプロセッサの動作の概要を説明
する。シーケンサ５２の初期化入力に初期化信号ｒｓｔ
が入力すると、シーケンサ５２は、プログラム・カウン
タ５４に予め定められたアドレスをメモリ・アドレス・
レジスタ４６に出力させる。このアドレスに記憶された
プログラムの先頭の命令がメモリ４４から読み出され、
インストラクション・レジスタ５０に書き込まれる。
する。シーケンサ５２の初期化入力に初期化信号ｒｓｔ
が入力すると、シーケンサ５２は、プログラム・カウン
タ５４に予め定められたアドレスをメモリ・アドレス・
レジスタ４６に出力させる。このアドレスに記憶された
プログラムの先頭の命令がメモリ４４から読み出され、
インストラクション・レジスタ５０に書き込まれる。
【００３４】シーケンサ５２は、インストラクション・
レジスタ５０から出力される命令をデコードし、その命
令に従った各制御信号を各ブロックに供給する。また、
命令がシーケンサ５２に取り込まれた時点で、プログラ
ム・カウンタに５４に次の命令アドレスを発生する。命
令が終了すると、プログラム・カウンタ５４の内容がメ
モリ・アドレス・レジスタ４６に書き込まれ、次の命令
のアドレスがメモリ４４からインストラクション・レジ
スタ５０に転送される。シーケンサ５２はインストラク
ション・レジスタ５０から出力される命令をデコードし
実行する。以下、これらのシーケンスを繰り返すことに
より、プログラムが実行される。
レジスタ５０から出力される命令をデコードし、その命
令に従った各制御信号を各ブロックに供給する。また、
命令がシーケンサ５２に取り込まれた時点で、プログラ
ム・カウンタに５４に次の命令アドレスを発生する。命
令が終了すると、プログラム・カウンタ５４の内容がメ
モリ・アドレス・レジスタ４６に書き込まれ、次の命令
のアドレスがメモリ４４からインストラクション・レジ
スタ５０に転送される。シーケンサ５２はインストラク
ション・レジスタ５０から出力される命令をデコードし
実行する。以下、これらのシーケンスを繰り返すことに
より、プログラムが実行される。
【００３５】例えば、インストラクション・レジスタ５
０から、 ＧＤＨ Ｒ１ Ｒ２ Ｒ３ という命令が出力されたとき、シーケンサ５２はこの命
令をデコードして、制御信号ｒｇｆ＿ｃによりレジスタ
・ファイル４０を制御して、出力ｑａ，ｑｂにレジスタ
Ｒ２，Ｒ３の内容を出力させ、制御信号ｇｌｕ＿ｃによ
り演算ユニット４２を制御して入力ｓｒｃ＿ａ，ｓｒｃ
＿ｂから入力されるレジスタ・データに対して、前述の
ＧＤＨ命令を実行させる。
０から、 ＧＤＨ Ｒ１ Ｒ２ Ｒ３ という命令が出力されたとき、シーケンサ５２はこの命
令をデコードして、制御信号ｒｇｆ＿ｃによりレジスタ
・ファイル４０を制御して、出力ｑａ，ｑｂにレジスタ
Ｒ２，Ｒ３の内容を出力させ、制御信号ｇｌｕ＿ｃによ
り演算ユニット４２を制御して入力ｓｒｃ＿ａ，ｓｒｃ
＿ｂから入力されるレジスタ・データに対して、前述の
ＧＤＨ命令を実行させる。
【００３６】ＧＤＨ命令の演算結果は、演算ユニット４
２の出力ｄｅｓｔから出力され、制御信号ｒｇｆ＿ｃに
従いレジスタ・ファイル４０がレジスタＲ１に格納す
る。これにより、命令の実行が終了する。
２の出力ｄｅｓｔから出力され、制御信号ｒｇｆ＿ｃに
従いレジスタ・ファイル４０がレジスタＲ１に格納す
る。これにより、命令の実行が終了する。
【００３７】
【数１】に示すガロア体多項式演算を例に、図２に示す
プロセッサの作用を具
プロセッサの作用を具
【００３８】体的に説明する。
【数１】に示すガロア体多項式の乗算部分を実行し、下
記の結果を得る。即ち、
記の結果を得る。即ち、
【００３９】
【数３】
【００４０】ここで GDH ReR7Ra を実行すると、多項式乗算の０次と１次の係数がｅレジ
スタに出力される。また、 GDL RfR6Ra GAD RfRfRd GDH RfRfR9 を実行することにより、２次と３次の計算結果がｆレジ
スタに出力される。同様にして、これらの３命令を組み
合わせて使用し、並列加算を行なうことで、より少ない
実行命令数でガロア体多項式の乗算を実行できる。
スタに出力される。また、 GDL RfR6Ra GAD RfRfRd GDH RfRfR9 を実行することにより、２次と３次の計算結果がｆレジ
スタに出力される。同様にして、これらの３命令を組み
合わせて使用し、並列加算を行なうことで、より少ない
実行命令数でガロア体多項式の乗算を実行できる。
【００４１】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、ガロア体多項式の加算をより少な
い命令数で実行できるようになり、これにより、処理時
間を短縮できる。
に、本発明によれば、ガロア体多項式の加算をより少な
い命令数で実行できるようになり、これにより、処理時
間を短縮できる。
【図１】 本発明の一実施例におけるガロア体演算器の
概略構成ブロック図である。
概略構成ブロック図である。
【図２】 図１に示す演算器を組み込んだプロセッサの
概略構成ブロック図である。
概略構成ブロック図である。
【図３】 セレクタ１６，１８，２８，３０の選択特性
を示す表である。
を示す表である。
１０，１２：入力端子 １４：出力端子 １６，１８：セレクタ ２０，２２：ガロア体加算器 ２４，２６：ガロア体乗算器 ２８，３０：セレクタ ４０：レジスタファイル ４２：算術論理演算ユニット ４４：メモリ ４６：メモリ・アドレス・レジスタ ４８：メモリ・データ・レジスタ ５０：インストラクション・レジスタ ５２：シーケンサ ５４：プログラム・カウンタ
Claims (3)
- 【請求項１】 ビット長ｎを単位とするｍ個のデータ
を、それぞれ別個に演算処理するｍ個の演算器からなる
ことを特徴とするプロセッサ。 - 【請求項２】 ｍ個のｎビット・データの一つ及び定数
の何れかを選択して、上記ｍ個の各演算器に供給する選
択手段を具備する請求項１に記載のプロセッサ。 - 【請求項３】 メモリに記憶されるデータを演算処理す
るプロセッサであって、 レジスタ・ファイルと、 ビット長ｎを単位とするｍ個のガロア体加算器及びガロ
ア体乗算器、並びに、当該ガロア体加算器の入力として
ビット長ｎを単位とする複数の入力データから１つ又は
定数を選択する選択手段を有する演算ユニットと、 当該メモリに記憶される制御情報アドレスを指し示すプ
ログラム・カウンタと、 当該プログラム・カウンタ及び当該演算ユニットから出
力されるメモリ・アドレスを記憶し、当該メモリにメモ
リ・アドレスとして供給するメモリ・アドレス・レジス
タと、 当該メモリと当該レジスタ・ファイル間で転送するデー
タを記憶するメモリ・データ・レジスタと、 当該メモリから読み出された制御情報を記憶するインス
トラクション・レジスタと、 当該インストラクション・レジスタの出力をデコードし
て、当該メモリ、 当該レジスタ・ファイル、当該演算ユニット、当該プロ
グラム・カウンタ、当該メモリ・アドレス・レジスタ及
び当該メモリ・データ・レジスタを制御するシーケンサ
とからなることを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29614094A JPH08153086A (ja) | 1994-11-30 | 1994-11-30 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29614094A JPH08153086A (ja) | 1994-11-30 | 1994-11-30 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153086A true JPH08153086A (ja) | 1996-06-11 |
Family
ID=17829672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29614094A Pending JPH08153086A (ja) | 1994-11-30 | 1994-11-30 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000079405A1 (fr) * | 1999-06-21 | 2000-12-28 | Hitachi, Ltd. | Processeur de donnees |
-
1994
- 1994-11-30 JP JP29614094A patent/JPH08153086A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000079405A1 (fr) * | 1999-06-21 | 2000-12-28 | Hitachi, Ltd. | Processeur de donnees |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050131 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050302 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050720 |