JPS623330A - 加算器 - Google Patents
加算器Info
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- JPS623330A JPS623330A JP61142437A JP14243786A JPS623330A JP S623330 A JPS623330 A JP S623330A JP 61142437 A JP61142437 A JP 61142437A JP 14243786 A JP14243786 A JP 14243786A JP S623330 A JPS623330 A JP S623330A
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- JP
- Japan
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- addition
- register
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4921—Single digit adding or subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/4924—Digit-parallel adding or subtracting
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機７ステムにおけるＡＬＵ（ｇ術論理演算
ユニット）で実行する加算演算に関し、特に１個また°
は複数個のＢＣＤ（２進化１０進数）等の２進符号化デ
ィジットを有する演算数に関する連続加算演算に関する
ものである。
ユニット）で実行する加算演算に関し、特に１個また°
は複数個のＢＣＤ（２進化１０進数）等の２進符号化デ
ィジットを有する演算数に関する連続加算演算に関する
ものである。
ＡＬＵで実行される算術計算のほとんどは、単純な加算
を用いて成し逐げることができる。例えば、乗法は演算
数による繰り返し加算演算のシーケンスで実現できる。
を用いて成し逐げることができる。例えば、乗法は演算
数による繰り返し加算演算のシーケンスで実現できる。
１０進数またはデータは、通膚、ＢＣＤＩ桁が４ビツト
の２進符号で表わされる。２進符号の４ビツト情報は、
１６進数字までコード化が可能なので１０進数のコード
化に用いる場合では、加算演算を行う前に予め各ＢＣＤ
ディジットにプラス６補正することによりげたをはかせ
（Ｐｒｅｂｉａｓ ）なげればならない。加算演算が完
了すると前に加えた６補正分を加算演算の結果、桁上げ
が発生しなかった全てのディジットから差し引かなけれ
ばならなかった（マイナス６補正）。繰り返し加算演算
のシーケンスを必要とする算術計算の場合、最初の演算
結果よりプラス６補正弁を差し引き（マイナス６補正）
、そして次の加算演算のためにプラス６補正を行なわな
ければならなかった。このように繰り返し加算演算のシ
ーケンスにおける各加算演算間に２つの中間の演算処理
が必要であった。
の２進符号で表わされる。２進符号の４ビツト情報は、
１６進数字までコード化が可能なので１０進数のコード
化に用いる場合では、加算演算を行う前に予め各ＢＣＤ
ディジットにプラス６補正することによりげたをはかせ
（Ｐｒｅｂｉａｓ ）なげればならない。加算演算が完
了すると前に加えた６補正分を加算演算の結果、桁上げ
が発生しなかった全てのディジットから差し引かなけれ
ばならなかった（マイナス６補正）。繰り返し加算演算
のシーケンスを必要とする算術計算の場合、最初の演算
結果よりプラス６補正弁を差し引き（マイナス６補正）
、そして次の加算演算のためにプラス６補正を行なわな
ければならなかった。このように繰り返し加算演算のシ
ーケンスにおける各加算演算間に２つの中間の演算処理
が必要であった。
従って、本発明の目的は上述の問題点を解消しＢＣＤ等
の２進符号化数についての操り返し加算等を高速に行う
１０進加算器を提供することにある。
の２進符号化数についての操り返し加算等を高速に行う
１０進加算器を提供することにある。
本発明の一実施例に係る加算器は、８ＣＤフオーマツト
１０進数の繰り返し加算の実行中に、前回の加算直後に
その演算結果のうちオーバフローあるいは術上げを起こ
したＢＣＤディジットの全てにプラス６補正をする。本
加算器は加算演算の結果、各ＢＣＤディジット毎に桁上
げの発生があったか否かを示す論理信号を供給する手段
を備えている。各加算毎に２つの中間処理を必要する従
来の加算器に比べ、本加算器では桁上げが発生したＢＣ
Ｄディジットのみにプラス６補正をすることにより中間
処理を１つに微少させている。
１０進数の繰り返し加算の実行中に、前回の加算直後に
その演算結果のうちオーバフローあるいは術上げを起こ
したＢＣＤディジットの全てにプラス６補正をする。本
加算器は加算演算の結果、各ＢＣＤディジット毎に桁上
げの発生があったか否かを示す論理信号を供給する手段
を備えている。各加算毎に２つの中間処理を必要する従
来の加算器に比べ、本加算器では桁上げが発生したＢＣ
Ｄディジットのみにプラス６補正をすることにより中間
処理を１つに微少させている。
第１Ａ図と第１Ｂ図に本発明の実施例を示し、これらに
基づいて以下に説明する。ＡＬＵＩＯは、記憶レジスタ
５から第１の演算数を受信し、記憶レジスタ３から第２
の演算数を受信し、そして所与の演算を実行させ、その
結果を記憶レジスタ７に記憶させるためライン８上に出
力させる。ＡＬＵｌｏは、第１と第２の演算数を、各々
ライン４．６上から受信する加算レジスタ１１と桁上げ
記憶レジスタ１３と６補正記憶レジスタ１５で構成する
。ライン２上の制御信号は加算または他の所望の演算の
実行を入ＬＵＩＯに指示する。データはＢｃＤフォーマ
ットで記憶され使用される。ＢＣＤフォーマットは、例
えば、８ビツトの入５ＣＩＩコード（１６進数）または
数字データをコード化するために用いられることがある
。１０進数データがＢＣＤにコード化されている場合、
適当な桁上げを起させるため、データの算術計算を行う
前にデータ・ワードにげたをはかせなければならないっ
６を加えることによってデータ・ワードにげたをはかせ
ることをここではプラス６補正と定義する。グラス６補
正は加算演算シーケンスの終了後、６を差し引かなけれ
ばならない（マイナス６補正）。
基づいて以下に説明する。ＡＬＵＩＯは、記憶レジスタ
５から第１の演算数を受信し、記憶レジスタ３から第２
の演算数を受信し、そして所与の演算を実行させ、その
結果を記憶レジスタ７に記憶させるためライン８上に出
力させる。ＡＬＵｌｏは、第１と第２の演算数を、各々
ライン４．６上から受信する加算レジスタ１１と桁上げ
記憶レジスタ１３と６補正記憶レジスタ１５で構成する
。ライン２上の制御信号は加算または他の所望の演算の
実行を入ＬＵＩＯに指示する。データはＢｃＤフォーマ
ットで記憶され使用される。ＢＣＤフォーマットは、例
えば、８ビツトの入５ＣＩＩコード（１６進数）または
数字データをコード化するために用いられることがある
。１０進数データがＢＣＤにコード化されている場合、
適当な桁上げを起させるため、データの算術計算を行う
前にデータ・ワードにげたをはかせなければならないっ
６を加えることによってデータ・ワードにげたをはかせ
ることをここではプラス６補正と定義する。グラス６補
正は加算演算シーケンスの終了後、６を差し引かなけれ
ばならない（マイナス６補正）。
第２図は、第１Ｂ図に示す加算レジスタ１１の詳細図で
ある。以下、第２図に泪って説明するっ加算レジスタ１
１は、複数個のユニットに細区分され、各ユニットは４
ビツトの情報を有する。第２図は３２ビツトワード用の
加算レジスタ１１を示し、８個のユニット２１０，２２
０．２３０．２４０．２５０゜２６０．２７０．２８０
は、記憶レジスタ５と記憶レジスタ３から、各々、４ピ
ント情報を受信する。ユニット２１０，２２０，２３０
．２４０％２５０．２６０．２７０．２８０の各ユニッ
トは１桁上げ記憶レジスタ１３にストアされる桁上げ信
号と記憶レジスタ７にストアされる出力結果を供給する
。ライン４は（第１Ａ図参照）、ライン２１１．２２１
．２３１．２４１．２５１．す６１．２７１．２８１で
構成され、各ラインは記憶レジスタ５から４ビツト情報
を伝送する。ライン６は（第１Ｂ図参照）、ライン２１
３，２２３．２３３，２４３，２５３．２６３゜２７３
．２８３ で構成され、各ラインは記憶レジスタ３から
４ビツト情報を伝送する。
ある。以下、第２図に泪って説明するっ加算レジスタ１
１は、複数個のユニットに細区分され、各ユニットは４
ビツトの情報を有する。第２図は３２ビツトワード用の
加算レジスタ１１を示し、８個のユニット２１０，２２
０．２３０．２４０．２５０゜２６０．２７０．２８０
は、記憶レジスタ５と記憶レジスタ３から、各々、４ピ
ント情報を受信する。ユニット２１０，２２０，２３０
．２４０％２５０．２６０．２７０．２８０の各ユニッ
トは１桁上げ記憶レジスタ１３にストアされる桁上げ信
号と記憶レジスタ７にストアされる出力結果を供給する
。ライン４は（第１Ａ図参照）、ライン２１１．２２１
．２３１．２４１．２５１．す６１．２７１．２８１で
構成され、各ラインは記憶レジスタ５から４ビツト情報
を伝送する。ライン６は（第１Ｂ図参照）、ライン２１
３，２２３．２３３，２４３，２５３．２６３゜２７３
．２８３ で構成され、各ラインは記憶レジスタ３から
４ビツト情報を伝送する。
ライン２１７．２２７．２３７．２４７．２５７．２６
７．２７７．２８７は、各ユニット間の桁上げラインを
構成し、桁上げもしくはオーバーフローが生じた場合、
ユニットから次の上位ユニットへ桁上げ信号を送る。ラ
イン１４（第１Ｂ図参照）は、ライン２１９．２２９．
２３９．２４９．２５９，２６９，２７９．２８９で構
成され、各々のユニットから桁上げ信号を桁上げ記憶レ
ジスタ１３（第１８図参照）に送る。ライン８（第１Ａ
図と第１８図参照）は、ライン２１５％２２５゜２３５
．２４５．２５５．２６５．２７５．２８５で構成され
、各ラインは４ビツトの演算結果を記憶レジスタ７へ伝
送する。ライン２１２，２２２，２３２．２４２．２５
２．２６２．２７２．２８２の各う、インは６補正記憶
レジスタ１５（第１Ｂ図参照）から４ビツト情報を伝送
する。
７．２７７．２８７は、各ユニット間の桁上げラインを
構成し、桁上げもしくはオーバーフローが生じた場合、
ユニットから次の上位ユニットへ桁上げ信号を送る。ラ
イン１４（第１Ｂ図参照）は、ライン２１９．２２９．
２３９．２４９．２５９，２６９，２７９．２８９で構
成され、各々のユニットから桁上げ信号を桁上げ記憶レ
ジスタ１３（第１８図参照）に送る。ライン８（第１Ａ
図と第１８図参照）は、ライン２１５％２２５゜２３５
．２４５．２５５．２６５．２７５．２８５で構成され
、各ラインは４ビツトの演算結果を記憶レジスタ７へ伝
送する。ライン２１２，２２２，２３２．２４２．２５
２．２６２．２７２．２８２の各う、インは６補正記憶
レジスタ１５（第１Ｂ図参照）から４ビツト情報を伝送
する。
第１Ａ図、第１Ｂ図、第２図において、加算しジスタ１
１に伝送される４ビツト情報群のおのおのはＢＣＤデジ
ントを構成する。第１、第２、第３そし−〔第４の演算
数を加算する場合、第１の演算数は記憶レジスタ５から
ライン４を介して加算レジスタＩＩＫ送られ、記憶レジ
スタ５にストアされる。この際凶データ・ワードのＢＣ
Ｄディジットは加算レジスタ１１のユニット２１０，２
２０．２３０、２４０．２５０．２６０，２７０，２８
０の適当なひとつに各々伝送される。第１の演算数は次
にＢＣＤの６を６補正記憶レジスタ１５からライン２１
２゜２２２．２３２，２４２，２５２．２６２．２７２
％２８２ を介して加算レジスタ１１の各ユニットに
伝送することによってげたをはかすことができる。この
ようにして、各ＢＣＤディジットに６を加算し、その結
果を加算レジスタ１１に保持する。
１に伝送される４ビツト情報群のおのおのはＢＣＤデジ
ントを構成する。第１、第２、第３そし−〔第４の演算
数を加算する場合、第１の演算数は記憶レジスタ５から
ライン４を介して加算レジスタＩＩＫ送られ、記憶レジ
スタ５にストアされる。この際凶データ・ワードのＢＣ
Ｄディジットは加算レジスタ１１のユニット２１０，２
２０．２３０、２４０．２５０．２６０，２７０，２８
０の適当なひとつに各々伝送される。第１の演算数は次
にＢＣＤの６を６補正記憶レジスタ１５からライン２１
２゜２２２．２３２，２４２，２５２．２６２．２７２
％２８２ を介して加算レジスタ１１の各ユニットに
伝送することによってげたをはかすことができる。この
ようにして、各ＢＣＤディジットに６を加算し、その結
果を加算レジスタ１１に保持する。
数字をＢＣＤフォーマントでコード化する場合、各４ビ
ツトのユニットは、０（００００（２進））から９（［
）ｏｌ（２進））の範囲内の数字を有する。加算レジス
タ１１が上述の６補正操作を実行する時、ユニット２１
０．２２０．２３０．２４０．２５０．２６０．２７０
．２８０からの桁上げライン２１７，２２７．２３７．
２４７．２５７、２６７．２７７、２８７ が論理１
であるか否かを調べる。どれかの桁上げラインが論理１
となるのは、それに対応するユニットでプラス補正を行
なった時に桁上げもしくはオーバーフローが生じたこと
を意味する。すなわちここで論理１となった桁上げライ
ンに対応したＢＣＤディジットは不正ディジット（例え
ば９より大きい等）または不適確ニコード化されたディ
ジットであることが指示される。
ツトのユニットは、０（００００（２進））から９（［
）ｏｌ（２進））の範囲内の数字を有する。加算レジス
タ１１が上述の６補正操作を実行する時、ユニット２１
０．２２０．２３０．２４０．２５０．２６０．２７０
．２８０からの桁上げライン２１７，２２７．２３７．
２４７．２５７、２６７．２７７、２８７ が論理１
であるか否かを調べる。どれかの桁上げラインが論理１
となるのは、それに対応するユニットでプラス補正を行
なった時に桁上げもしくはオーバーフローが生じたこと
を意味する。すなわちここで論理１となった桁上げライ
ンに対応したＢＣＤディジットは不正ディジット（例え
ば９より大きい等）または不適確ニコード化されたディ
ジットであることが指示される。
記憶レジスタ３からの第２の演算数はライン２１３．２
２３％２３３，２４３．２５３，２６３，２７３．２８
３を介して加算レジスタ１１に送られる。セして６補正
された第１の演算数に加算され、その演算結果は次の操
作のために加算レジスタ１１に保持される。オーバーフ
ローしたユニットは論理１を対応する桁上げライン上に
出力する。桁上げライン上の桁上げ信号はライン２１９
，２２９％２３９，２４９．２５９．２６９．２７９．
２８９を介して佑上げ記憶レジスタ１３に伝送される。
２３％２３３，２４３．２５３，２６３，２７３．２８
３を介して加算レジスタ１１に送られる。セして６補正
された第１の演算数に加算され、その演算結果は次の操
作のために加算レジスタ１１に保持される。オーバーフ
ローしたユニットは論理１を対応する桁上げライン上に
出力する。桁上げライン上の桁上げ信号はライン２１９
，２２９％２３９，２４９．２５９．２６９．２７９．
２８９を介して佑上げ記憶レジスタ１３に伝送される。
加算レジスタ１１の数に第３０演算数を加算する前に６
補正操作が再度行なわれなければならない。ユニット２
１０．２２０．２３０．２４へ２５０、２６０，２７０
，２８０ の各ユニットのうち前回の加算演算で桁上
げもしくはオーバーフローしなかったユニットはプラス
６補正分を保持している。
補正操作が再度行なわれなければならない。ユニット２
１０．２２０．２３０．２４へ２５０、２６０，２７０
，２８０ の各ユニットのうち前回の加算演算で桁上
げもしくはオーバーフローしなかったユニットはプラス
６補正分を保持している。
再度、６補正しなければならないＢＣＤディジットはオ
ーバーフローもしくは桁上げが発生したユニットに含ま
れるディジットのみである。桁上げ記憶レジスタ１３内
の各桁上げ信号は各々論理１かどうか調べられ、ユニッ
ト２１０．２２０．２３０．２４０゜２５０．２６０，
２７０．２８０ のうち桁上げ記憶レジスタ１３に論
理１がストアされている各ユニットに対して６補正記憶
レジスタ１５からのプラス６補正が行なわれる。第３の
演算数は、ここで、レジスタ（図示せず）から加算レジ
スタ１１に送られ。
ーバーフローもしくは桁上げが発生したユニットに含ま
れるディジットのみである。桁上げ記憶レジスタ１３内
の各桁上げ信号は各々論理１かどうか調べられ、ユニッ
ト２１０．２２０．２３０．２４０゜２５０．２６０，
２７０．２８０ のうち桁上げ記憶レジスタ１３に論
理１がストアされている各ユニットに対して６補正記憶
レジスタ１５からのプラス６補正が行なわれる。第３の
演算数は、ここで、レジスタ（図示せず）から加算レジ
スタ１１に送られ。
加算演算が繰り返される。更に、オーバーフローシタユ
ニットのディジットの６補正を再度行ない、第４の演算
数が加算レジスタ１１に送られ、加算演算が繰り返され
、加算レジスタ１１にその演算結果を保持させる。所与
の演算数が全て加算されると桁上げもしくはオーバーフ
ローしなかった各ユニットのＢＣＤディジットから加え
られていた６補正分を差し引く。これにより第１ないし
第４の演算数のｌＯ進加算結果が得られる。
ニットのディジットの６補正を再度行ない、第４の演算
数が加算レジスタ１１に送られ、加算演算が繰り返され
、加算レジスタ１１にその演算結果を保持させる。所与
の演算数が全て加算されると桁上げもしくはオーバーフ
ローしなかった各ユニットのＢＣＤディジットから加え
られていた６補正分を差し引く。これにより第１ないし
第４の演算数のｌＯ進加算結果が得られる。
以上説明したように１０進加算を繰り返χす場合にマイ
ナス６補正を加算演算終了毎にせずに、連続的に加算を
行ない、各演算毎に桁上げされたディジットのみをプラ
ス６補正することにより簡単な構成でかつ高速に演算処
理を実行させることができる。
ナス６補正を加算演算終了毎にせずに、連続的に加算を
行ない、各演算毎に桁上げされたディジットのみをプラ
ス６補正することにより簡単な構成でかつ高速に演算処
理を実行させることができる。
尚、本発明はＢＣＤ符号化された数以外の連続加算にも
適用できることは当業者には明らかであろう。
適用できることは当業者には明らかであろう。
第１Ａ図は、本発明の実施例の加算器のブロック図。第
１Ｂ図は、第１Ａ図に示すＡＬＵのブロック図。第２図
は、第１Ｂ図に示す加算レジスタの詳細図。 ３．５．７：記憶レジスタ。 １ ｏ ： ＡＬＵ。 １１：加算レジスタ、 １３：慣上げ記憶レジスタ、 １５：６補正記憶レジスタ、 ２１０．２２０．２３０．２４０，２５０．２６０．２
７０．２８０ ：ユニット。
１Ｂ図は、第１Ａ図に示すＡＬＵのブロック図。第２図
は、第１Ｂ図に示す加算レジスタの詳細図。 ３．５．７：記憶レジスタ。 １ ｏ ： ＡＬＵ。 １１：加算レジスタ、 １３：慣上げ記憶レジスタ、 １５：６補正記憶レジスタ、 ２１０．２２０．２３０．２４０，２５０．２６０．２
７０．２８０ ：ユニット。
Claims (1)
- 【特許請求の範囲】 ２進符号化ディジットから成る複数個の演算数の連続的
加算を行う加算器について、 前記演算数の各ディジットに対応する複数個のユニット
を有する加算手段と、 第１の前記演算数と補正値を加算演算して最初の中間結
果を得るため前記加算手段に入力する手段と、 前記中間結果に前記演算数を順次加算して次の中間結果
を得る手段と、 前記各加算演算で桁上げが発生した場合に桁上げ信号を
出力する手段と、 前記中間結果中の前記桁上げが発生したディジットのみ
に前記補正値を加算するフィードバック手段とを具備す
ることを特徴とする加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,116 US4718033A (en) | 1985-06-28 | 1985-06-28 | Intermediate decimal correction for sequential addition |
| US750116 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623330A true JPS623330A (ja) | 1987-01-09 |
Family
ID=25016563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142437A Pending JPS623330A (ja) | 1985-06-28 | 1986-06-18 | 加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4718033A (ja) |
| EP (1) | EP0206275A3 (ja) |
| JP (1) | JPS623330A (ja) |
| CA (1) | CA1246746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS563328A (en) * | 1979-06-21 | 1981-01-14 | Akebono Brake Ind Co Ltd | Disc brake |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805131A (en) * | 1987-07-09 | 1989-02-14 | Digital Equipment Corporation | BCD adder circuit |
| US7299254B2 (en) * | 2003-11-24 | 2007-11-20 | International Business Machines Corporation | Binary coded decimal addition |
| US7519645B2 (en) * | 2005-02-10 | 2009-04-14 | International Business Machines Corporation | System and method for performing decimal floating point addition |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3937941A (en) * | 1974-11-27 | 1976-02-10 | Signetics Corporation | Method and apparatus for packed BCD sign arithmetic employing a two's complement binary adder |
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| EP0206275A2 (en) | 1986-12-30 |
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