JPS622329B2 - - Google Patents
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- Publication number
- JPS622329B2 JPS622329B2 JP56085394A JP8539481A JPS622329B2 JP S622329 B2 JPS622329 B2 JP S622329B2 JP 56085394 A JP56085394 A JP 56085394A JP 8539481 A JP8539481 A JP 8539481A JP S622329 B2 JPS622329 B2 JP S622329B2
- Authority
- JP
- Japan
- Prior art keywords
- carry
- bit
- arithmetic
- output
- alu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
本発明は演算装置に係り、特に多ビツトの算術
論理演算回路に関する。 Ｎビツトの算術論理演算回路（以下ALUと略
す）において、２N+1進数以上の演算を行う場
合、従来はソフトウエアーで処理する方式があつ
た。例えば、第１図のような４ビツト（第１位の
ビツト１乃至４位のビツト４からなる）ALUを
用いて、32進数の演算を行う場合、従来は演算デ
ータを上位１ビツトと下位４ビツトとに分けて、
ソフトウエアで処理をしていた。第２図ａは、第
２図ｂ、第２図ｃで示すような第１の５ビツトデ
ータＡと第２の５ビツトデータＢとを加算すなわ
ち32進数同志を加算してキヤリーにより分岐する
処理５を従来の４ビツト（bit）ALUで実行しよ
うとした場合のフローチヤートである。まず最上
位ビツトA1と〔1110〕とのオア（OR）をとる。
他方の最上位ビツトB1と〔0001〕とのアンド
（AND）をとる。こうして、第１、第２の処理
６，７が終わる。次に、第２図ｃに示すデータＡ
とデータＢとの下位４ビツトA2，B2を互いに加
算する処理８を行い、キヤリーが出れば最上位ビ
ツトの加算処理１０をする前に、さらに＋〔１〕
を行う処理９を通さなければならない。また上位
ビツトの演算〔C1←A1＋B1〕１０を行う場合、１
ビツト目からのキヤリーが出た場合即ち分岐線１
２の場合そのキヤリーを最上位ビツトから出力す
るためにA1の上位３ビツトを〔111〕とし、B1の
上位３ビツトを〔000〕にする必要がある。キヤ
リーがない場合は、ジヤンプ（JMP）１１で次の
処理に移される。尚、第１の分岐１２はキヤリー
がある場合で、第２の分岐１３はキヤリーがない
場合を示す。 以上のように、従来のALUを用いた場合はソ
フトウエア上の処理が非常に複雑となり、ソフト
ウエアのステツプ数が大幅に増加することにな
る。 本発明の目的は、このような演算処理を簡単に
かつ短ステツプで実行し得る多ビツトの算術論理
演算回路を有する演算装置を提供することにあ
る。 本発明は、多数配列されたビツトのうち最上位
ビツトの算術論理演算回路からのキヤリー出力を
１マシンサイクル遅延させる手段を介して最下位
の回路のキヤリーに入力するための手段と、前記
多ビツトのうち任意のビツトからのキヤリー出力
を外部回路に出力するための手段とを有する演算
装置である。 本発明によれば、Ｎビツト算術論理演算回路に
おいて２2N進数までの算術論理演算を２ステツプ
で実行できる。 第３図は、本発明の一実施例を示す回路図であ
り、ALU３１乃至３４はそれぞれ１ビツトの論
理演算回路であり、３５は１マシンサイクル信号
を遅らせるためのデイレイ・フリツプフロツプ、
トランジスタ３６乃至３９はトランスフアゲート
である。ALU３１乃至３３のキヤリー出力C0は
それぞれALU３２乃至３４のキヤリー入力Ciに
接続されており、最上位ALU３４のキヤリー出
力はデイレイ・フリツプフロツプ３５のデータ入
力Ｄとトランスフアゲート３９の入力となつてい
る。最下位ALU３１のキヤリー出力はトランス
フアゲート３８の入力となり、トランスフアゲー
ト３８，３９の出力は第２の信号４２となり、分
岐命令のためのスキツプ回路４１に接続されてい
る。デイレイ・フリツプフロツプ３５の出力Ｑは
トランスフアゲート３６の入力となり、このトラ
ンスフアゲート３６の出力はALU３１のキヤリ
ー入力Ciとなつている。またトランスフアゲー
ト３７の入力は接地され、出力はALU３１のキ
ヤリー入力に接続されている。第１の信号４３の
出力は、トランスフアゲート３６，３８のゲート
とインバータ４０とに接続され、インバータ４０
の出力はトランスフアゲート３７，３９のゲート
に接続されている。 以下本発明の動作を説明する。まず通常の演算
を行う場合は第１の信号４３を
論理演算回路に関する。 Ｎビツトの算術論理演算回路（以下ALUと略
す）において、２N+1進数以上の演算を行う場
合、従来はソフトウエアーで処理する方式があつ
た。例えば、第１図のような４ビツト（第１位の
ビツト１乃至４位のビツト４からなる）ALUを
用いて、32進数の演算を行う場合、従来は演算デ
ータを上位１ビツトと下位４ビツトとに分けて、
ソフトウエアで処理をしていた。第２図ａは、第
２図ｂ、第２図ｃで示すような第１の５ビツトデ
ータＡと第２の５ビツトデータＢとを加算すなわ
ち32進数同志を加算してキヤリーにより分岐する
処理５を従来の４ビツト（bit）ALUで実行しよ
うとした場合のフローチヤートである。まず最上
位ビツトA1と〔1110〕とのオア（OR）をとる。
他方の最上位ビツトB1と〔0001〕とのアンド
（AND）をとる。こうして、第１、第２の処理
６，７が終わる。次に、第２図ｃに示すデータＡ
とデータＢとの下位４ビツトA2，B2を互いに加
算する処理８を行い、キヤリーが出れば最上位ビ
ツトの加算処理１０をする前に、さらに＋〔１〕
を行う処理９を通さなければならない。また上位
ビツトの演算〔C1←A1＋B1〕１０を行う場合、１
ビツト目からのキヤリーが出た場合即ち分岐線１
２の場合そのキヤリーを最上位ビツトから出力す
るためにA1の上位３ビツトを〔111〕とし、B1の
上位３ビツトを〔000〕にする必要がある。キヤ
リーがない場合は、ジヤンプ（JMP）１１で次の
処理に移される。尚、第１の分岐１２はキヤリー
がある場合で、第２の分岐１３はキヤリーがない
場合を示す。 以上のように、従来のALUを用いた場合はソ
フトウエア上の処理が非常に複雑となり、ソフト
ウエアのステツプ数が大幅に増加することにな
る。 本発明の目的は、このような演算処理を簡単に
かつ短ステツプで実行し得る多ビツトの算術論理
演算回路を有する演算装置を提供することにあ
る。 本発明は、多数配列されたビツトのうち最上位
ビツトの算術論理演算回路からのキヤリー出力を
１マシンサイクル遅延させる手段を介して最下位
の回路のキヤリーに入力するための手段と、前記
多ビツトのうち任意のビツトからのキヤリー出力
を外部回路に出力するための手段とを有する演算
装置である。 本発明によれば、Ｎビツト算術論理演算回路に
おいて２2N進数までの算術論理演算を２ステツプ
で実行できる。 第３図は、本発明の一実施例を示す回路図であ
り、ALU３１乃至３４はそれぞれ１ビツトの論
理演算回路であり、３５は１マシンサイクル信号
を遅らせるためのデイレイ・フリツプフロツプ、
トランジスタ３６乃至３９はトランスフアゲート
である。ALU３１乃至３３のキヤリー出力C0は
それぞれALU３２乃至３４のキヤリー入力Ciに
接続されており、最上位ALU３４のキヤリー出
力はデイレイ・フリツプフロツプ３５のデータ入
力Ｄとトランスフアゲート３９の入力となつてい
る。最下位ALU３１のキヤリー出力はトランス
フアゲート３８の入力となり、トランスフアゲー
ト３８，３９の出力は第２の信号４２となり、分
岐命令のためのスキツプ回路４１に接続されてい
る。デイレイ・フリツプフロツプ３５の出力Ｑは
トランスフアゲート３６の入力となり、このトラ
ンスフアゲート３６の出力はALU３１のキヤリ
ー入力Ciとなつている。またトランスフアゲー
ト３７の入力は接地され、出力はALU３１のキ
ヤリー入力に接続されている。第１の信号４３の
出力は、トランスフアゲート３６，３８のゲート
とインバータ４０とに接続され、インバータ４０
の出力はトランスフアゲート３７，３９のゲート
に接続されている。 以下本発明の動作を説明する。まず通常の演算
を行う場合は第１の信号４３を
〔０〕にしておけ
ば、インバータ４０の出力が〔１〕となり、トラ
ンスフアゲート３７がオン（ON）して、ALU３
１のキヤリー入力は
ば、インバータ４０の出力が〔１〕となり、トラ
ンスフアゲート３７がオン（ON）して、ALU３
１のキヤリー入力は
〔０〕となるため、この回路
は4bitのALUとして動作する。スキツプ命令を実
行する場合もトランスフアゲート３９がONし、
トランスフアゲート３８がオフ（OFF）するた
め、ALU４のキヤリー出力が第２の信号４２と
なり、16進数のスキツプ命令も実行できる。第１
信号４３を〔１〕にすると、トランスフアゲート
３６，３８がONし、トランスフアゲート３７，
３９がOFFし、ALU３１のキヤリー出力が第２
の信号４２へ、デイレイ・フリツプフロツプ３５
の出力Ｑが、ALU３１のキヤリー入力に出力さ
れる状態となる。この状態で、第４図で示すよう
にまず下位４ビツトの加算〔C2←A2＋B2〕１４を
行うと、ALU３４から出力されたキヤリーはデ
イレイ・フリツプフロツプ３５に出力される。次
のステツプにおいて〔C1←A1＋B1〕１５を行い、
かつキヤリーによるスキツプする命令を実行すれ
ば、もし１ステツプ前で〔C2←A2＋B2〕を実行し
た時、キヤリーが出力されていればデイレイ・フ
リツプフロツプ３５の出力は次のステツプで
〔１〕となるため、ALU３１のキヤリー入力は
〔１〕となり、実質的に〔C1←A1＋B1＋１〕を実
行したことになる。その結果、ALU３１からの
キヤリーがあればそのキヤリー出力は第２の信号
４２へ出力され、スキツプを行う。 このように、本発明によれば、第１の信号４３
を〔１〕にすることにより、32進数の演算を２マ
シンサイクル用いて簡単に実行できるため、ソフ
トウエアーのステツプを大幅に少なくできるとい
う効果が得られる。 また第２の信号４２へのキヤリー出力に、２ビ
ツト目、３ビツト目、４ビツト目のキヤリー出力
を使用することにより、それぞれ64進数、128進
数、256進数の演算も同様に２マシンサイクルで
実行することができる。 従つて本発明によれば、ＮビツトのALUで２N
進数演算と２N+n進数（１≦ｎ≦Ｎ）（Ｎ、ｎは正
の整数）演算を２マシンサイクルで容易に実行で
きるという大きな効果が得られる。
は4bitのALUとして動作する。スキツプ命令を実
行する場合もトランスフアゲート３９がONし、
トランスフアゲート３８がオフ（OFF）するた
め、ALU４のキヤリー出力が第２の信号４２と
なり、16進数のスキツプ命令も実行できる。第１
信号４３を〔１〕にすると、トランスフアゲート
３６，３８がONし、トランスフアゲート３７，
３９がOFFし、ALU３１のキヤリー出力が第２
の信号４２へ、デイレイ・フリツプフロツプ３５
の出力Ｑが、ALU３１のキヤリー入力に出力さ
れる状態となる。この状態で、第４図で示すよう
にまず下位４ビツトの加算〔C2←A2＋B2〕１４を
行うと、ALU３４から出力されたキヤリーはデ
イレイ・フリツプフロツプ３５に出力される。次
のステツプにおいて〔C1←A1＋B1〕１５を行い、
かつキヤリーによるスキツプする命令を実行すれ
ば、もし１ステツプ前で〔C2←A2＋B2〕を実行し
た時、キヤリーが出力されていればデイレイ・フ
リツプフロツプ３５の出力は次のステツプで
〔１〕となるため、ALU３１のキヤリー入力は
〔１〕となり、実質的に〔C1←A1＋B1＋１〕を実
行したことになる。その結果、ALU３１からの
キヤリーがあればそのキヤリー出力は第２の信号
４２へ出力され、スキツプを行う。 このように、本発明によれば、第１の信号４３
を〔１〕にすることにより、32進数の演算を２マ
シンサイクル用いて簡単に実行できるため、ソフ
トウエアーのステツプを大幅に少なくできるとい
う効果が得られる。 また第２の信号４２へのキヤリー出力に、２ビ
ツト目、３ビツト目、４ビツト目のキヤリー出力
を使用することにより、それぞれ64進数、128進
数、256進数の演算も同様に２マシンサイクルで
実行することができる。 従つて本発明によれば、ＮビツトのALUで２N
進数演算と２N+n進数（１≦ｎ≦Ｎ）（Ｎ、ｎは正
の整数）演算を２マシンサイクルで容易に実行で
きるという大きな効果が得られる。
第１図は従来の４ビツトALUを示すブロツク
図、第２図ａ、第２図ｂは従来の４ビツトALU
で32進数演算を行うフローチヤート図、第２図ｃ
は５ビツトデータを示す説明図、第３図は本発明
の一実施例を示すブロツク図、第４図は本発明の
一実施例を説明する為のフローチヤート図であ
る。 尚図において、１乃至４……それぞれ１ビツト
の算術論理演算回路、６……OR処理、７……
AND処理、５，８，１０，１４，１５……加算
処理、９……＋〔１〕処理、１１，１６……ジヤ
ンプ（JMP）、３１乃至３４……それぞれ１ビツ
トの算術論理演算回路、３５……１マシンサイク
ル信号を遅延させるためのデイレイ・フリツプフ
ロツプ、３６乃至３９……トランスフアーゲー
ト、４０……インバータ、４１……スキツプ命令
を実行するためのスキツプ回路。
図、第２図ａ、第２図ｂは従来の４ビツトALU
で32進数演算を行うフローチヤート図、第２図ｃ
は５ビツトデータを示す説明図、第３図は本発明
の一実施例を示すブロツク図、第４図は本発明の
一実施例を説明する為のフローチヤート図であ
る。 尚図において、１乃至４……それぞれ１ビツト
の算術論理演算回路、６……OR処理、７……
AND処理、５，８，１０，１４，１５……加算
処理、９……＋〔１〕処理、１１，１６……ジヤ
ンプ（JMP）、３１乃至３４……それぞれ１ビツ
トの算術論理演算回路、３５……１マシンサイク
ル信号を遅延させるためのデイレイ・フリツプフ
ロツプ、３６乃至３９……トランスフアーゲー
ト、４０……インバータ、４１……スキツプ命令
を実行するためのスキツプ回路。
Claims (1)
- １ 多ビツトの算術論理演算を行なう演算装置に
おいて、前記多ビツトのうち最上位ビツトの算術
論理演算回路からのキヤリー出力を１マシンサイ
クル遅延させる手段と、該手段を介して最下位ビ
ツトの算術論理演算回路のキヤリー入力に入力す
るための手段と、前記多ビツトのうち任意のビツ
トの算術論理演算回路からのキヤリー出力をスキ
ツプ回路に供給して任意進数でのスキツプ命令を
実行する手段とを有することを特徴とする演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8539481A JPS57199043A (en) | 1981-06-03 | 1981-06-03 | Operating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8539481A JPS57199043A (en) | 1981-06-03 | 1981-06-03 | Operating device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199043A JPS57199043A (en) | 1982-12-06 |
| JPS622329B2 true JPS622329B2 (ja) | 1987-01-19 |
Family
ID=13857548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8539481A Granted JPS57199043A (en) | 1981-06-03 | 1981-06-03 | Operating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57199043A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018116483A1 (ja) * | 2016-12-21 | 2018-06-28 | 和己 阿部 | １１進法以上の位取り記数法にてコンピュータ内部に表現された数値を用いた計算 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5047532A (ja) * | 1973-08-27 | 1975-04-28 | ||
| JPS5563434A (en) * | 1978-11-07 | 1980-05-13 | Fujitsu Ltd | Adder |
-
1981
- 1981-06-03 JP JP8539481A patent/JPS57199043A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5047532A (ja) * | 1973-08-27 | 1975-04-28 | ||
| JPS5563434A (en) * | 1978-11-07 | 1980-05-13 | Fujitsu Ltd | Adder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57199043A (en) | 1982-12-06 |
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