JPH09114640A - ビット操作回路 - Google Patents

Abstract

(57)【要約】 【課題】 ビット操作を１サイクルで実行しながら、素
子数の増加或いはレイアウト面積の増大を抑制する。 【解決手段】 ビット選択回路１６は、入力線１１から
の複数の１ビットデータを並列入力する。アドレスデコ
ーダ１７は、アドレスデータに基づいて複数のビット選
択回路１６のうちの１つを選択する。論理演算回路１８
は、論理演算入力線１５から被演算データを入力すると
共に、その被演算データと１及び０と論理演算した結果
を論理演算ノード１９から夫々出力する。ここで、ビッ
ト選択回路１６は、アドレスデコーダにより選択された
ときは入力線１１から入力する１ビットデータを判断
し、その１ビットデータが１か０かに応じて論理演算回
路１８から出力される論理演算結果を選択して出力線１
２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路で実現さ
れたマイクロコンピュータ等においてビット操作を実行
するビット操作回路に関する。

【０００２】

【従来の技術】例えばＣＰＵにおける任意の１ビット操
作とは、任意の１ビットデータに対してセット、リセッ
ト、または他の信号との論理演算、或いは複数の１ビッ
トデータのうちから任意の１ビットデータを抽出するこ
とである。

【０００３】従来より、ＣＰＵのセット、リセットに関
しては、演算処理装置（以下、ＡＬＵと称する）にて、
ソフト的手法で処理することが一般的である。例えば、
４ビットデータ“ａｂｃｄ”に対し、最下位１ビット
“ｄ”をセットするには、４ビットデータ“ａｂｃｄ”
と４ビット定数“０００１”をＡＬＵを用いてＯＲすれ
ばよい。同様に、リセットするならば、４ビットデータ
“ａｂｃｄ”と４ビット定数“１１１０”をＡＮＤする
ことで処理できる。また、他の信号との論理演算、或い
は任意の１ビットを１ビットデータとして抽出するため
には、被演算数の各ビットを選択することができるビッ
ト選択回路と、選択されたビットに対して他の信号と論
理演算するための論理演算回路とを有する構成とするこ
とが一般的である。

【０００４】また、被演算数の任意の１ビットに対して
論理演算するハード的手法も考えられており、その一例
として特公平５−４５９７８号公報のものがある。この
ものは、図１２に示すように、被演算数を記憶するテン
ポラリレジスタ１、アドレスデータを保持する選択レジ
スタ２、演算結果を記憶するセットリセット機能付きフ
リップフロップ３、任意ビットを選択するビット選択回
路４、論理演算回路５、前記各回路を制御する制御回路
６から構成される。

【０００５】ここで、図１２に示す実施例のデータ長は
８ビット長であり、８ビットのデータはテンポラリレジ
スタ１に保持されると共に、上位３ビットがアドレスと
して選択レジスタに保持される。ビット選択回路４は選
択レジスタの保持アドレスをデコードすることにより選
択するビットを決定し、テンポラリレジスタ１から１ビ
ットデータを取出して論理演算回路５に出力する。

【０００６】そして、論理演算回路５において、セット
リセット機能付きフリップフロップ３の出力とテンポラ
リレジスタ１から取出した１ビットデータとを用いて論
理演算を行い、その結果を必要に応じてスイッチである
ＮＭＯＳ７、ビット選択回路４を介してテンポラリレジ
スタ１に出力する。以上のような処理手順によって、論
理演算回路５により様々なビット操作を行うことができ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、ＣＰＵ
においてＡＬＵを用いたソフト的手法では、ビット操作
をセット・リセットのみに限定すれば、回路を追加する
ことなく実施できる点で優れているものの、他の信号と
の論理演算、或いは任意の１ビットを１ビットデータと
して抽出することは難しく、実施することができたとし
ても、回路の追加、命令の複数サイクル化が必要とな
る。このため、ビット操作命令を含んで構成されるＣＰ
Ｕ等のパフォーマンス（能率）を低下させるという問題
がある。

【０００８】また、ハード的手法として、ビット選択回
路、選択されたビットに対し他の信号と論理演算する論
理演算回路を被演算データの各ビット毎に有する構成で
は、１ビット毎の回路が大きくなり、レイアウト面積が
増大する問題がある。特に、特公平５−４５９７８号公
報のものでは、テンポラリレジスタ１及びフリップフロ
ップ３を構成要素としており、データ保持を必要としな
い用途から考えると、不必要に回路が大きくなると共に
レイアウト面積が増大する問題がある。

【０００９】本発明は上記事情に鑑みてなされたもの
で、その目的は、ビット操作を高速に実行しながら、素
子数の増加或いはレイアウト面積の増大を抑制すること
ができるビット操作回路を提供することにある。

【００１０】

【課題を解決するための手段】請求項１の発明によれ
ば、論理演算回路は、外部から与えられる１ビットデー
タに対して被演算データとしての１，０の両方に対して
所定の論理演算を実行すると共に両方の論理演算データ
を夫々出力する。このとき、ビット選択回路は、入力線
から入力する１ビットデータが１の場合は前記論理演算
回路から出力される被演算データが１に対応した論理演
算データを選択し、０の場合は被演算データが０に対応
した論理演算データを選択して出力線に出力する。従っ
て、１ビットデータの入出力動作と論理演算動作とを並
列に実行することができるので、１ビットデータ同士の
論理演算を高速に行え、ソフト的手法のように複数サイ
クルを要することなく実行することができる。

【００１１】請求項２によれば、アドレスデコーダは、
入力するアドレスデータに基づいてビット選択回路のう
ちから所定のものを択一的に選択する。すると、アドレ
スデコーダにより選択されたビット選択回路は、入力線
から入力する１ビットデータに応じて論理演算回路から
の論理演算データを選択して出力線に出力する。従っ
て、複数のビットデータのうちの１ビットデータに対し
て１サイクルで高速に論理演算を実行することができ
る。

【００１２】請求項３によれば、論理演算回路は、ビッ
ト抽出命令を受けたときは論理演算データとして１及び
０を夫々を出力する。このとき、アドレス選択回路によ
り選択されたビット選択回路は、入力線から入力する１
ビットデータを抽出データ線に出力する。また、入力線
から入力する１ビットデータが１のときは論理演算開路
から出力される１を選択し、０のときは０を選択して出
力する。

【００１３】一方、アドレス選択回路により選択されな
かったビット選択回路は、入力線から入力する１ビット
データを出力線に出力すると共に抽出データ線を遮断す
る。ここで、各ビット選択回路の抽出データ線は全て１
本の抽出データ出力線に接続されているので、入力線か
ら入力する複数ビットデータのうちの任意の１ビットデ
ータを抽出データ出力線から抽出することができる。

【００１４】

【発明の実施の形態】本発明を図１を参照して説明す
る。図１は本発明の基本構成を示している。この図１
は、複数ビットのビット操作回路を示すものであり、信
号線としては、複数ビットデータを並列入力する入力線
１１、この入力線１１に対応して設けられ複数ビットデ
ータを並列出力する出力線１２、ｎビットのアドレス線
１３、選択された１ビットの論理演算内容を決定するｍ
ビットの論理演算制御線１４、選択された１ビットと共
に論理演算される１ビットデータを入力する論理演算入
力線１５が設けられている。

【００１５】また、上記各信号線に接続された回路とし
ては、入力線１１と出力線１２との間に介在された複数
のビット選択回路１６、アドレス線１３と接続されたア
ドレスレコーダ１７、論理演算制御線１４及び論理演算
入力線１５と接続された論理演算回路１８が設けられて
いる。

【００１６】論理演算回路１８は、論理演算入力線１５
から被演算データとして入力する１ビットデータと被演
算データとしての“１”及び“０”を論理演算制御線１
４で決定された論理演算により演算するもので、論理演
算結果を演算結果ノード１９として各ビット選択回路１
６に出力する。この場合、演算結果ノード１９は、論理
演算入力線１５から入力する１ビットデータと“１”と
の論理演算結果を示す演算結果１ノードと１ビットデー
タと“０”との論理演算結果を示す演算結果０ノードと
からなる。

【００１７】アドレスデコーダ１７はｎビットのアドレ
スデータをデコードし、各ビット選択回路１６と接続さ
れたビット選択ノードのうちの１つのみをセットし、他
のビット選択ノードをリセットする。

【００１８】ビット選択回路１６は、アドレスレコーダ
１７からのビット選択ノード２０がセットされたときは
対応する入力線１１から入力する１ビットデータが
“１”か“０”かに応じて論理演算回路１８からの演算
結果１ノード若しくは演算結果０ノードを選択し、選択
した演算結果１ノード若しくは演算結果０ノードを入力
線１１からの入力データに代えて出力線１２から出力す
る。つまり入力ビットが“１”の場合は演算結果１ノー
ドが出力線１２から出力され、入力ビットが“０”の場
合は演算結果０ノードが出力線１２から出力される。こ
の場合、アドレスレコーダ１７からのビット選択ノード
２０がリセットされているビット選択回路１６は、入力
線１１からの入力データを出力線１２に出力する。

【００１９】従って、論理演算回路１８が被演算データ
としての１ビットデータと“１”及び“０”との論理演
算を実行すると同時に、ビット選択回路１６が入力線１
１から入力する被演算データとしての１ビットデータに
応じて論理演算回路１８からの論理結果ノード１９を選
択して出力線１２に出力するので、１ビットデータの入
出力動作と論理演算動作という２つの動作を高速に実行
することができる。従って、任意の入力線１１から入力
した１ビットデータに対する論理演算を１サイクルで完
了することができる。

【００２０】次に、本発明の第１実施例を図２乃至図８
を参照して説明する。図２は４ビットのビット操作回路
を示すものであり、図１に示す構成と同一部分には同一
符号を付して説明を省略する。このビット操作回路はＣ
ＰＵの論理回路として構成されている。ここで、入力線
１１は、一般的にはレジスタファイルの出力（リードさ
れたデータが出力されるバス）に接続されている。ま
た、出力線１２は、ＡＬＵの一方の入力に接続されてい
るが、ＣＰＵの構成により一概には規定されない。

【００２１】一方、論理演算入力線１５からはフラグ
（オーバーフロー、キャリー、ネガティブ、ゼロ等）、
或いはイミーデート（オペランドから直接入力されるデ
ータ）が入力されるが、ＣＰＵの構成により一概に規定
されない。尚、入力線１１及び出力線１２と接続される
回路、並びに論理演算入力線１５から入力されるデータ
は一例であり、それらに規定されるものではない。

【００２２】さて、入力線１１は４ビットデータを並列
入力するために４本、出力線１２は４ビットデータを並
列出力するために４本、アドレス線は４ビットのうちの
１ビットを選択するために２本、論理演算制御線１４は
複数の論理演算内容から１つの論理演算内容を決定する
ために２本設けられている。

【００２３】この場合、アドレスデコーダ１７は２ビッ
トのアドレスデータをデコードすることにより４個のビ
ット選択ノード２０のうちの１つをセットする。ビット
選択回路１６は、アドレスデコーダ１７からのビット選
択ノードがセットされている場合は、対応する入力線１
１からのデータに代えて論理演算回路１８からの演算結
果ノード１９を選択して出力線１２から出力する。

【００２４】次に上記各回路について説明する。図３及
び図４はビット選択回路１６の一例を示している。これ
らの図３及び図４において、ビット選択回路１６には、
入力線１１及び出力線１２が接続されていると共に、ビ
ット選択ノード２０、演算結果１ノード１９ａ及び演算
結果０ノード１９ｂが接続されている。

【００２５】ここで、ビット選択回路１６は、演算結果
セレクタ２１及び出力セレクタ２２から構成されてい
る。演算結果セレクタ２１は２個のアナログスイッチ２
３及び１個のインバータ２４から構成されており、入力
線１１からの入力ビットデータが“１”の場合は演算結
果１ノード１９ａを演算結果ノード２５に接続し、
“０”の場合は演算結果０ノード１９ｂを演算結果ノー
ド２５に接続する。

【００２６】また、出力セレクタ２２は２個のアナログ
スイッチ２６及び１個のインバータ２７から構成されて
おり、ビット選択ノード２０が“１”、即ちこのビット
選択回路１６が選択されている場合は演算結果セレクタ
２１の出力である演算結果ノード２５を出力線１２に接
続し、ビット選択ノード２０が“０”、即ちこのビット
選択回路１６が選択されていない場合は入力線１１を出
力線１２に接続するので、入力線１１から入力する１ビ
ットデータが出力線１２に出力される。

【００２７】従って、アドレスデコーダ１７により選択
されたビット選択回路１６は、入力線１１から入力する
１ビットデータが“１”の場合は演算結果１ノード１９
ａを出力線１２に出力し、“０”の場合は演算結果０ノ
ード１９ｂを出力線１２に出力する。

【００２８】図５及び図６はアドレスデコーダ１７の一
例を示している。これらの図５及び図６において、アド
レスレコーダ１７には２本のアドレス線１３が接続され
ている。このアドレスレコーダ１７は、４個の２入力Ｎ
ＯＲ２８と２個のインバータ２９とから構成される。２
入力ＮＯＲ２８は、全ての入力が“０”の場合のみ出力
を“１”とし、それ以外は全て出力を“０”とするの
で、２ビットのアドレス線１３のうち図中の上側のアド
レス線１３が“１”、下側のアドレス線１３が“０”の
場合はＮＯＲ２８の出力線のうち図示左から２本目のみ
が“１”を出力する。

【００２９】図７及び図８は論理演算回路１８の一例を
示している。これらの図７及び図８において、論理演算
回路１８はＡＮＤ回路３０及びＯＲ回路３１から構成さ
れている。ＡＮＤ回路３０は２個のアナログスイッチ３
２と１個のインバータ３３とから構成されており、図示
上側の論理演算制御線１４が“１”の場合はアナログス
イッチ３２がオンすることによりＡＮＤを実行すること
ができる。また、ＯＲ回路３１は２個のアナログスイッ
チ３４と１個のインバータ３５とから構成されており、
図示下側の論理演算制御線１４が“１”の場合はアナロ
グスイッチ３４がオンすることによりＯＲを実行するこ
とができる。

【００３０】ここで、論理演算入力線１５に対するもう
一方の被演算データである入力線１１からの入力データ
は“１”若しくは“０”であるので、論理演算回路１８
は、入力データを１，０と仮定し、論理演算入力線１５
から入力する１ビットデータと“１”及び“０”とを先
見的に同時に演算する。従って、論理演算回路１８から
の出力は２出力となり、入力データを“１”と仮定した
場合の結果を演算結果１ノード１９ａ、“０”と仮定し
た結果を演算結果０ノード１９ｂとする。

【００３１】この場合、入力線１１からの入力データを
１，０と仮定するため、論理演算回路１８の構成を簡素
化することができる。つまり、例えば論理演算としてＡ
ＮＤを実行する場合、入力データが“０”と仮定すれ
ば、もう一方の被演算データがいかなる値でも演算結果
は“０”となり、入力データが“１”と仮定すれば、も
う一方の被演算データが演算結果となる。

【００３２】同様に、論理演算としてＯＲを実行する場
合は、入力データが“０”と仮定すれば、もう一方の被
演算データが演算結果となり、入力データが“１”と仮
定すれば、“１”が演算結果となる。

【００３３】従って、全てのデータを先見的に論理演算
を実行する場合は、論理演算回路１８は通常の２倍の演
算回路を必要とするのが一般的であるが、前記のように
論理演算回路１８を論理的に簡素化できるため、回路規
模としては先見しない場合とほぼ同程度に抑制すること
ができる。

【００３４】次に、作用の一例として入力線１１からの
４ビット目のデータをセットする場合を説明する。尚、
論理演算回路１８の回路例である図１８は、この説明の
内容に該当しない。ＣＰＵがメモリに記憶されている命
令を読取って図示しないデコーダにラッチすると、デコ
ーダは、入力線の４ビット目を指し示すアドレスをアド
レスデコーダ１７へ渡すと共に、データをセットする指
示を論理演算回路１８へ渡す。

【００３５】すると、アドレスデコーダ１７は、アドレ
スから４ビット目のビット選択回路１６へのビット選択
ノード２０のみセットし、それ以外のビットのビット選
択ノード２０をリセットする。また、同時に、論理演算
回路１８は、論理演算制御線１４による指示に応じて入
力線１１からの入力する１ビットデータを“１”若しく
は“０”と夫々仮定した２つの論理演算を実行すると共
に、２つの演算結果ノード１９ａ，１９ｂを出力する。
ここでの論理演算では、２つの演算結果ノード１９ａ，
１９ｂを共に“１”とする。

【００３６】さらに、同時に、４ビット目のビット選択
回路１６は、入力線１１からの入力データ“１”若しく
は“０”に応じて演算結果１ノード１９ａ若しくは演算
結果０ノード１９ｂを択一的に選択して出力線１２に出
力する。つまり、入力線１１からの入力データが“１”
の場合は演算結果１ノード１９ａを出力線１２に接続
し、入力データが“０”の場合は演算結果０ノード１９
ｂを出力線１２に接続する。この場合、４ビット目以外
のビット選択回路１６は、入力線１１を出力線１２に接
続する。以上の動作により、入力線１１のうちの４ビッ
ト目に入力する１ビットデータのみをセットした状態で
出力線１２から出力することができる。

【００３７】上記構成のものによれば、ＣＰＵのデコー
ダが命令を解読するサイクルに続くサイクルで、アドレ
スデコーダ１７、論理演算回路１８及びビット選択回路
１６が同時に動作するので、ビット操作を１サイクルで
実行することが可能となる。換言すれば、アドレスデコ
ーダ１７、論理演算回路１８及びビット選択回路１６は
データの入力タイミングで出力結果が決定されるセレク
タのように機能させることができる。

【００３８】図９乃至図１１は本発明の第２実施例を示
しており、第１実施例と同一部分には同一符号を付して
説明を省略する。この第２実施例は、入力線１１からの
入力データのうち被演算データとして選択された入力デ
ータを１ビットデータとして抽出して出力する機能を付
加したことを特徴とする。

【００３９】図９及び図１０はビット選択回路１６を示
している。これらの図９及び図１０において、ビット選
択回路１６は、１ビットデータの出力機能を付加して構
成されている。即ち、出力セレクタ２２にアナログスイ
ッチ３６を新規に設け、アナログスイッチ３６がオンし
た状態で入力線１１からの入力データを１ビットデータ
の抽出データ線３７に出力する。このアナログスイッチ
３６はビット選択ノード２０に応じてオンオフするの
で、ビット選択ノード２０が“１”となることにより選
択されたビット選択回路１６では、アナログスイッチ３
６がオンして入力線１１からの入力データが抽出データ
線３７に出力される。また、選択されていないビット選
択回路１６では、アナログスイッチ３６がオフして抽出
データ線３７は遮断状態（ハイインピーダンス）にな
る。

【００４０】図１１において、各ビット選択回路１６の
抽出データ線３７は全て抽出データ出力線３８に接続さ
れており、１ビットデータとして抽出データ出力線３８
から出力されている。従って、抽出データ出力線３８に
は、選択されたビット選択回路１６に対応する入力線１
１から入力する１ビットデータが出力されるので、入力
線１１からの入力する複数の１ビットデータのうちの任
意の１ビットデータを抽出することができる。

【００４１】次に、演算動作の一例として、図１１に基
づいて入力線１１からの入力データのうちの４ビット目
のデータを抽出する場合を説明する。ビット選択回路１
６としては図１０に示す回路を用いる。

【００４２】図示しないデコーダが４ビット目のデータ
抽出を実行する命令を読込むと、デコーダは、入力線１
１の４ビット目を指し示すアドレスをアドレスデコーダ
１７へ渡すと共に、データをスルーする指示を論理演算
回路１８へ渡す。すると、アドレスデコーダ１７は、ア
ドレスから４ビット目のビット選択回路１６へのビット
選択ノード２０のみをセットし、それ以外のビットのビ
ット選択ノード２０をリセットする。同時に論理演算回
路１８では、論理演算制御線１４による指示に応じて選
択ビットを“１”，“０”と夫々仮定した２つの演算結
果ノード１９ａ，１９ｂを夫々“１”，“０”とする。

【００４３】さらに、４ビット目のビット選択回路１６
は、入力線１１からの入力データが“１”か“０”かに
応じて２つの演算結果ノード１９ａ，１９ｂを選択して
出力線１２に出力する。つまり、入力が１の場合は１を
仮定した側の演算結果１ノード１９ａを選択して出力す
るので１となり、入力が０の場合は０を仮定した側の演
算結果０ノード１９ｂを選択して出力するので０とな
る。即ち、入力線１１からの入力データを出力線１２に
スルーしたのと同義となる。

【００４４】このとき、ビット選択ノード２０により選
択された４ビット目のビット選択回路１６は、アナログ
スイッチ３６を介して入力データを抽出データ線３７に
出力する。また、４ビット目以外のビット選択回路１６
では、入力線１１のデータを出力線１２に出力する。

【００４５】以上の動作の結果、入力線１１からの入力
データが出力線１２に出力データとして出力されると同
時に、４ビット目の１ビットデータが抽出データ出力線
３８から出力される。

【００４６】このようにして抽出された１ビットデータ
の利用方法としては、例えば内部バス３２ビットのＣＰ
Ｕにおいて、特定のレジスタが各種外部装置の所定の状
態を“１”若しくは“０”で表していると仮定した場合
には、この特定のレジスタは３２個の外部装置に関する
状態を表現することができるので、例えば２４ビット目
に相当する装置の状態に応じて特定の処理を実行するに
は、３２ビットのデータの中から２４ビット目の１ビッ
トデータを抽出し、その抽出した１ビットデータに応じ
て条件分岐等の命令を用いて処理する。換言すれば、抽
出したビットデータは、フラグのように利用することが
できる。

【００４７】本発明は、上記実施例に限定されるもので
はなく、次のように変形または拡張できる。入力線１１
及び出力線１２を１本ずつ設け、それに対応してビット
選択回路１６を１個だけ設けた上で、アドレスデコーダ
１７を省略するようにしてもよい。ＣＰＵ以外のＩＣに
適用するようにしてもよい。

【図面の簡単な説明】

【図１】本発明の基本構成を示すブロック図

【図２】本発明の第１実施例を示す図１相当図

【図３】ビット選択回路を示すブロック図

【図４】ビット選択回路の構成を示す電気回路図

【図５】アドレスデコーダを示すブロック図

【図６】アドレスデコーダの構成を示す電気回路図

【図７】論理演算回路を示すブロック図

【図８】論理演算回路の構成を示す電気回路図

【図９】本発明の第２実施例を示す図３相当図

【図１０】図４相当図

【図１１】図２相当図

【図１２】従来例を示す図２相当図

【符号の説明】

１１は入力線、１２は出力線、１６はビット選択回路、
１７はアドレスデコーダ、１８は論理演算回路、３７は
抽出データ線、３８は抽出データ出力線である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １ビットデータが入力する入力線と、１
   ビットデータを出力する出力線とを備え、前記入力線か
   ら入力する１ビットデータと外部から与えられる１ビッ
   トデータとを論理演算した論理演算データを前記出力線
   に出力するビット操作回路において、 外部から与えられる１ビットデータに対して被演算デー
   タとしての１，０の両方に対して所定の論理演算を実行
   すると共に両方の論理演算データを夫々出力する論理演
   算回路と、 前記入力線から入力する１ビットデータが１の場合は前
   記論理演算回路から出力される被演算データが１に対応
   した論理演算データを選択し、０の場合は被演算データ
   が０に対応した論理演算データを選択して前記出力線に
   出力するビット選択回路とを備えたことを特徴とするビ
   ット操作回路。
2. 【請求項２】 前記入力線及び出力線は複数本設けられ
   ていると共に、前記ビット選択回路は前記入力線及び出
   力線に対応して複数設けられ、 入力するアドレスデータに基づいて前記ビット選択回路
   のうちから所定のものを択一的に選択するアドレスデコ
   ーダを設け、 前記ビット選択回路は、前記アドレスデコーダにより選
   択された場合は前記入力線から入力する１ビットデータ
   に応じて前記論理演算回路からの論理演算データを選択
   して前記出力線に出力すると共に、選択されない場合は
   前記入力線から入力する１ビットデータを前記出力線に
   出力するように構成されていることを特徴とする請求項
   １記載のビット操作回路。
3. 【請求項３】 前記論理演算回路は、ビット抽出命令を
   受けたときは論理演算データとして１及び０を夫々出力
   するように構成され、 前記ビット選択回路は、前記アドレスデコーダにより選
   択された場合は前記入力線から入力する１ビットデータ
   を抽出データ線に出力すると共に前記入力線から入力す
   る１ビットデータが１のときは前記論理演算回路から出
   力される１を選択し、０のときは０を選択して前記出力
   線に出力し、且つ選択されない場合は前記入力線から入
   力する１ビットデータを前記出力線に出力すると共に抽
   出データ線を遮断状態（ハイインピーダンス）とするよ
   うに構成され、 前記各ビット選択回路からの抽出データ線を全て１本の
   抽出データ出力線に接続したことを特徴とする請求項２
   記載のビット操作回路。