JPS6019238A - １０進演算装置 - Google Patents
１０進演算装置Info
- Publication number
- JPS6019238A JPS6019238A JP12698183A JP12698183A JPS6019238A JP S6019238 A JPS6019238 A JP S6019238A JP 12698183 A JP12698183 A JP 12698183A JP 12698183 A JP12698183 A JP 12698183A JP S6019238 A JPS6019238 A JP S6019238A
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- JP
- Japan
- Prior art keywords
- output
- arithmetic unit
- operand
- register
- arithmetic
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
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- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術発野
本発明は、データ処理装置における１０進演算装置に関
し、特に、２進化１０進数を扱う演算器に関する。
し、特に、２進化１０進数を扱う演算器に関する。
従来技術
従来、この種の１０進演算装置は、加減算命令と第１オ
ペランドの符号と第２オペランドの符号をマイクロプロ
グラムによって判定することによって、演算器の加減算
モードを設定して演算を行なっている。そして、演算器
の演算結果（Ａ −Ｂ）が負のときは、演算器出力はｌ
Ｏの補数となるため、再度、０−（Ａ−Ｂ）の演算を行
なっている。また、演算結果の符号の決定もマイクロプ
ログラムの判定によって行なっているため、ソフト命令
実行時間が増加し、システムの性能が低下するという欠
点がある。また、マイクロプログラムによる状態判定の
ためのステップ数が多く、これが制御メモリの容量を増
大化する要因となっている。
ペランドの符号と第２オペランドの符号をマイクロプロ
グラムによって判定することによって、演算器の加減算
モードを設定して演算を行なっている。そして、演算器
の演算結果（Ａ −Ｂ）が負のときは、演算器出力はｌ
Ｏの補数となるため、再度、０−（Ａ−Ｂ）の演算を行
なっている。また、演算結果の符号の決定もマイクロプ
ログラムの判定によって行なっているため、ソフト命令
実行時間が増加し、システムの性能が低下するという欠
点がある。また、マイクロプログラムによる状態判定の
ためのステップ数が多く、これが制御メモリの容量を増
大化する要因となっている。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、ハードウ
ェアによって直接加減算モードを決定し、演算結果が１
０の補数となるときも再演算をすることなく、高速に１
０進演算を実行し、ソフト命令の実行時間を短縮し、か
つ、制御メモリの削減を可能とした１０進演算装置を提
供することにある。
ェアによって直接加減算モードを決定し、演算結果が１
０の補数となるときも再演算をすることなく、高速に１
０進演算を実行し、ソフト命令の実行時間を短縮し、か
つ、制御メモリの削減を可能とした１０進演算装置を提
供することにある。
発明の構成
本発明の演算装置は、第１オペランドと第２オペランド
とを加算または減算する第１の演算器と、第２オペラン
ドから第１オペランドを減算する第２の演算器と、外部
から入力する加算命令゛と減算命令とを識別する情報と
第１．第２オペランドの符号の組合せによって前記第１
の演算器の演算モードおよび人力キャリーを決定するデ
コーダと、前記第１の演算器の出力と前記第２の演算器
の出力とを入力する第１の選択回路と、前記第１の演算
器の演算モードと出力キャリーによって前記第１の選択
回路の選択動作を制御する制御回路と、該制御回路の出
力によって前記第１オペランドの符号またはその反転符
号を演算結果の符号として出力する第２の選択回路とを
備えたことを特徴とする。
とを加算または減算する第１の演算器と、第２オペラン
ドから第１オペランドを減算する第２の演算器と、外部
から入力する加算命令゛と減算命令とを識別する情報と
第１．第２オペランドの符号の組合せによって前記第１
の演算器の演算モードおよび人力キャリーを決定するデ
コーダと、前記第１の演算器の出力と前記第２の演算器
の出力とを入力する第１の選択回路と、前記第１の演算
器の演算モードと出力キャリーによって前記第１の選択
回路の選択動作を制御する制御回路と、該制御回路の出
力によって前記第１オペランドの符号またはその反転符
号を演算結果の符号として出力する第２の選択回路とを
備えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
図は、本発明の一実施例を示すブロック図である。すな
わち、２進化ｌＯ進数のＳ１オペランドを保持するレジ
スタｌと、第２オペランドを保持するレジスタ２と、外
部から入力する加算命令と減算命令とを識別する情報を
保持するレジスタ３と、第１オペランドの符号を保持す
るレジスタ５と、第２オペランドの符号を保持するレジ
スタ４と、レジスタ３，４，５．の出力の排他的論理和
を出力するデコーダ６と、前記レジスタｌの出力とレジ
スタ２の出力を加算または減算する第１の演算器７と、
前記レジスタ２の出力からレジスタ１の出力を減算する
第２の演算器８と、第１の演算器７の出力と第２の演算
器８の出力とを入力し択一的に選択出力する第１の選択
回路１０と、前記第１の演算器７の出方キャリーの反転
信号と前記デコーダ６の出力の論理積を出力して第１の
選択回路１０の選択動作を制御する制御回路９と、該制
御回路９の出力によってレジスタ５の正出方または反転
出力を択一的に選択出力する第２の選択回路１２と、前
記デコーダ６の反転出方と前記第１の演算器７の出力キ
ャリーとを入力するアンド回路１１と、前記第２の選択
回路１２．第１の選択回路１０．アンド回路１１の出方
をそれぞれ保持出力するレジスタ１３，１４．１５等か
ら構成される。
わち、２進化ｌＯ進数のＳ１オペランドを保持するレジ
スタｌと、第２オペランドを保持するレジスタ２と、外
部から入力する加算命令と減算命令とを識別する情報を
保持するレジスタ３と、第１オペランドの符号を保持す
るレジスタ５と、第２オペランドの符号を保持するレジ
スタ４と、レジスタ３，４，５．の出力の排他的論理和
を出力するデコーダ６と、前記レジスタｌの出力とレジ
スタ２の出力を加算または減算する第１の演算器７と、
前記レジスタ２の出力からレジスタ１の出力を減算する
第２の演算器８と、第１の演算器７の出力と第２の演算
器８の出力とを入力し択一的に選択出力する第１の選択
回路１０と、前記第１の演算器７の出方キャリーの反転
信号と前記デコーダ６の出力の論理積を出力して第１の
選択回路１０の選択動作を制御する制御回路９と、該制
御回路９の出力によってレジスタ５の正出方または反転
出力を択一的に選択出力する第２の選択回路１２と、前
記デコーダ６の反転出方と前記第１の演算器７の出力キ
ャリーとを入力するアンド回路１１と、前記第２の選択
回路１２．第１の選択回路１０．アンド回路１１の出方
をそれぞれ保持出力するレジスタ１３，１４．１５等か
ら構成される。
次に、本実施例の動作について説明する。外部から入力
された２進化１０進数の第１オペランドがレジスタ１に
、第２オペランドがレジスタ２に保持され、加減算命令
（加算：゛０°′、減算゛１″）がレジスタ３に、第１
．第２オペランドの符号がそれぞれレジスタ５，４に保
持される。
された２進化１０進数の第１オペランドがレジスタ１に
、第２オペランドがレジスタ２に保持され、加減算命令
（加算：゛０°′、減算゛１″）がレジスタ３に、第１
．第２オペランドの符号がそれぞれレジスタ５，４に保
持される。
レジスタ３の出方をａ、、レジスタ４の出力をａ２ 、
レジスタ５の出力をａｌ とすると、デコーダ６の出力
ｂ０は、 ｂ、＝ ａｏ ｅａｔ ■ａ２ である。ただし、■は排他的論理和を示す。
レジスタ５の出力をａｌ とすると、デコーダ６の出力
ｂ０は、 ｂ、＝ ａｏ ｅａｔ ■ａ２ である。ただし、■は排他的論理和を示す。
上記ｂ０によって第１の演算器７の演算モードおよび入
力キャリーが決定される。すなわち、ｂ０＝°“０゛′
のときは、第１の演算器７の演算モードは加算、入力キ
ャリーは０である。ｂ、 ＝“１゛′のときは、ｆｔＩ
Ｊｌの演算器７の演算モードは減算。
力キャリーが決定される。すなわち、ｂ０＝°“０゛′
のときは、第１の演算器７の演算モードは加算、入力キ
ャリーは０である。ｂ、 ＝“１゛′のときは、ｆｔＩ
Ｊｌの演算器７の演算モードは減算。
入力キャリーはｌとする。第１の演算器７は、レジスタ
１の出力Ａとレジスタ２の出力Ｂを入力してＡ十Ｂの演
算を行ない、演算結果は第１の選択回路１０に入力させ
る。第１の選択回路ｌｏのもう一方の入力には、第２の
演算器８の出方が入力されていて、第１の選択回路ｌｏ
は、制御回路９の出力ｄ０によって上記２つの入力のう
ちの１つを選択出力する。第２の演算器８は、常に入力
キャリ−“１″としてＢ−Ａの演算をしている。
１の出力Ａとレジスタ２の出力Ｂを入力してＡ十Ｂの演
算を行ない、演算結果は第１の選択回路１０に入力させ
る。第１の選択回路ｌｏのもう一方の入力には、第２の
演算器８の出方が入力されていて、第１の選択回路ｌｏ
は、制御回路９の出力ｄ０によって上記２つの入力のう
ちの１つを選択出力する。第２の演算器８は、常に入力
キャリ−“１″としてＢ−Ａの演算をしている。
第１の演算器７の演算モードが減算（ｂ０＝１）で第１
の演算器７の出力キャリ−ｃ０が０のときは、Ａ−Ｂ＜
Ｏ，すなわち、第１の演算器７の演算結果がｌＯの補数
であることを示してぃる。このときは、ｄ、＝１となり
、第１の選択回路１０は第２の演算器８の出力を選択出
力する。
の演算器７の出力キャリ−ｃ０が０のときは、Ａ−Ｂ＜
Ｏ，すなわち、第１の演算器７の演算結果がｌＯの補数
であることを示してぃる。このときは、ｄ、＝１となり
、第１の選択回路１０は第２の演算器８の出力を選択出
力する。
一方、第２の選択回路１２は、ｄ、−１のときはレジス
タ５の反転出力を選択出力する。第２の選択回路１２の
出力ｅ０は、演算結果の符号を示す（０”′は正、“１
°°は負）。
タ５の反転出力を選択出力する。第２の選択回路１２の
出力ｅ０は、演算結果の符号を示す（０”′は正、“１
°°は負）。
第１の演算器７の演算モードが加算または減算で制御回
路９の出力ｄ、＝ｏのとき、すなわち、Ａ±Ｂ≧０のと
きは、ｄ０＝０であり、第１の選択回路１０は第１の演
算器７の出力を選択出力する。このとき、第２の選択回
路１２はレジスタ５の正出力を選択出力する。第１の選
択回路１０゜第２の選択回路１２の出力は、それぞれレ
ジスタ１４．１３にセットされて外部に出力される。
路９の出力ｄ、＝ｏのとき、すなわち、Ａ±Ｂ≧０のと
きは、ｄ０＝０であり、第１の選択回路１０は第１の演
算器７の出力を選択出力する。このとき、第２の選択回
路１２はレジスタ５の正出力を選択出力する。第１の選
択回路１０゜第２の選択回路１２の出力は、それぞれレ
ジスタ１４．１３にセットされて外部に出力される。
アンド回路１１は、デコーダ６の反転出力が“ｌ′のと
き第１の演算器７の出力キャリーを演算結果のオーバフ
ロー情報ｆ０として出力し、レジスタ１５にセツトシて
、外部に出力させる。
き第１の演算器７の出力キャリーを演算結果のオーバフ
ロー情報ｆ０として出力し、レジスタ１５にセツトシて
、外部に出力させる。
以上の動作における加減算命令ａ０、第１．第２オペラ
ンドの符号ａｌ ｌ ａ２ 、デコーダ６の出力ｂ０、
第１の演算器７の出力キャリ−Ｃ，と第２の選択回路１
２の出力ｅ０およびアンド回路１１の出力ｆ０の関係を
要約すると下表のようになる。
ンドの符号ａｌ ｌ ａ２ 、デコーダ６の出力ｂ０、
第１の演算器７の出力キャリ−Ｃ，と第２の選択回路１
２の出力ｅ０およびアンド回路１１の出力ｆ０の関係を
要約すると下表のようになる。
本実施例では、第１の演算器７の演算結果が１０の補数
となるようなときは、第２の演算器８の出力するＢ−Ａ
を選択出力して、第１オペランドの符号を反転させて演
算結果の符号としたから、従来、加減算の判断等に必要
とされたマイクロプログラムの判定を直接ハードウェア
によって行ない、ソフト命令実行時間を短縮し、システ
ム性能を向上させ、制御メモリの容量を減らすことがで
きるという効果がある。
となるようなときは、第２の演算器８の出力するＢ−Ａ
を選択出力して、第１オペランドの符号を反転させて演
算結果の符号としたから、従来、加減算の判断等に必要
とされたマイクロプログラムの判定を直接ハードウェア
によって行ない、ソフト命令実行時間を短縮し、システ
ム性能を向上させ、制御メモリの容量を減らすことがで
きるという効果がある。
発明の効果
以上のように、本発明においては、第１の演算器と第２
の演算器とを設けて、外部から入力する加減算命令と第
１．第２オペランドの符号の組合せによって上記第１の
演算器の動作モードと入力キャリーを決定し、上記第１
の演算器の動作モードと出力キャリーとによって第１の
演算器の出力または第２の演算器の出力の選択および演
算結果符号の選択を行なうように構成したから、ハード
ウェアによって直接演算モードの決定および出力符号の
決定を行なうことができ、ソフト命令実行時間を短縮し
、システム性能を向上させ、制御メモリの容量を減らす
ことが可能となるという効果がある。
の演算器とを設けて、外部から入力する加減算命令と第
１．第２オペランドの符号の組合せによって上記第１の
演算器の動作モードと入力キャリーを決定し、上記第１
の演算器の動作モードと出力キャリーとによって第１の
演算器の出力または第２の演算器の出力の選択および演
算結果符号の選択を行なうように構成したから、ハード
ウェアによって直接演算モードの決定および出力符号の
決定を行なうことができ、ソフト命令実行時間を短縮し
、システム性能を向上させ、制御メモリの容量を減らす
ことが可能となるという効果がある。
図は本発明の一実施例を示すブロック図である。
図において、１〜５：レジスタ、６：デコーダ、７二第
１の演算器、８：第２の演算器、９：制御回路、ｌＯ：
第１の選択回路、１１：アンド回路、１２：第２の選択
回路、１３〜１５ニレジスタ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
１の演算器、８：第２の演算器、９：制御回路、ｌＯ：
第１の選択回路、１１：アンド回路、１２：第２の選択
回路、１３〜１５ニレジスタ。 出願人 日本電気株式会社 代理人 弁理士 住田俊宗
Claims (1)
- 第１オペランドと第２オペランドとを加算または減算す
る第１の演算器と、第２オペランドからｔｉＩＪ１オペ
ランドを減算する第２の演算器と、外部から入力する加
算命令と減算命令とを識別する情報と第１．第２オペラ
ンドの符号の組合せによって前記第１の演算器の演算モ
ードおよび入力キャリーを決定するデコーダと、前記第
１の演算器の出力と前記第２の演算器の出力とを入力す
る第１の選択回路と、前記第１の演算器の演算モードと
出力キャリーによって前記第１の選択回路の選択動作を
制御する制御回路と、該制御回路の出力によって前記第
１オペランドの符号またはその反転符号を演算結果の符
号として出力する第２の選択回路とを備えたことを特徴
とする１０進演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12698183A JPS6019238A (ja) | 1983-07-14 | 1983-07-14 | １０進演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12698183A JPS6019238A (ja) | 1983-07-14 | 1983-07-14 | １０進演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6019238A true JPS6019238A (ja) | 1985-01-31 |
Family
ID=14948688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12698183A Pending JPS6019238A (ja) | 1983-07-14 | 1983-07-14 | １０進演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019238A (ja) |
-
1983
- 1983-07-14 JP JP12698183A patent/JPS6019238A/ja active Pending
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