JPH09292974A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH09292974A JPH09292974A JP8106890A JP10689096A JPH09292974A JP H09292974 A JPH09292974 A JP H09292974A JP 8106890 A JP8106890 A JP 8106890A JP 10689096 A JP10689096 A JP 10689096A JP H09292974 A JPH09292974 A JP H09292974A
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- JP
- Japan
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- carry
- arithmetic
- microprocessor
- arithmetic logic
- logic operation
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Abstract
(57)【要約】
【課題】 回路規模を増大させることなく処理速度を向
上することができるマイクロプロセッサを提供する。 【解決手段】 マイクロプロセッサの演算部３０は、８
ビット×４個のＡＬＵ３１〜３４と、ＡＬＵ３１〜３４
の桁上がり／桁下がり情報を、次のＡＬＵに伝送するか
否かを制御するＡＮＤゲート３５〜３７及び制御信号ａ
とを備え、ＡＬＵ３１〜３４を、３２ビットの演算を行
う１個のＡＬＵとして使用可能に制御する、若しくは、
８ビットの演算を行う４個の独立したＡＬＵ３１〜３４
として使用可能に制御するように構成する。
上することができるマイクロプロセッサを提供する。 【解決手段】 マイクロプロセッサの演算部３０は、８
ビット×４個のＡＬＵ３１〜３４と、ＡＬＵ３１〜３４
の桁上がり／桁下がり情報を、次のＡＬＵに伝送するか
否かを制御するＡＮＤゲート３５〜３７及び制御信号ａ
とを備え、ＡＬＵ３１〜３４を、３２ビットの演算を行
う１個のＡＬＵとして使用可能に制御する、若しくは、
８ビットの演算を行う４個の独立したＡＬＵ３１〜３４
として使用可能に制御するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サに関し、特に、マイクロプロセッサにおける演算部の
構成及びその演算命令を改良したマイクロプロセッサに
関する。
サに関し、特に、マイクロプロセッサにおける演算部の
構成及びその演算命令を改良したマイクロプロセッサに
関する。
【０００２】
【従来の技術】マイクロプロセッサは、レジスタ、演算
回路、制御回路を含み、命令を解読して演算・制御動作
を実行する演算装置である。
回路、制御回路を含み、命令を解読して演算・制御動作
を実行する演算装置である。
【０００３】図４は従来のマイクロプロセッサ１の演算
部の構成を示す図である。
部の構成を示す図である。
【０００４】図４において、１０は演算等に使用可能な
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、１２は演算を行うＡＬ
Ｕ（arithmetic and logical unit：算術論理演算回
路）、１３は演算の結果に従いセットされるフラグレジ
スタであり、各部は内部データバス１４を中心として、
各種バス１５〜２４を通じて接続されている。
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、１２は演算を行うＡＬ
Ｕ（arithmetic and logical unit：算術論理演算回
路）、１３は演算の結果に従いセットされるフラグレジ
スタであり、各部は内部データバス１４を中心として、
各種バス１５〜２４を通じて接続されている。
【０００５】上記マイクロプロセッサ１が演算を行う場
合は、演算項及び被演算項のデータをレジスタ群１０、
あるいは外部からのデータを内部バス１４を経由してテ
ンポラリレジスタ１１にセットし、さらに演算バス１
５，１６を経由し、ＡＬＵ１２に送り、ＡＬＵ１２では
指定された演算を行う。
合は、演算項及び被演算項のデータをレジスタ群１０、
あるいは外部からのデータを内部バス１４を経由してテ
ンポラリレジスタ１１にセットし、さらに演算バス１
５，１６を経由し、ＡＬＵ１２に送り、ＡＬＵ１２では
指定された演算を行う。
【０００６】結果のデータはバス２１を経由して指定の
場所に転送され、演算の結果のフラグ情報が図４の破線
に示すバス２３，２４を通してフラグレジスタ１３にセ
ットされる。
場所に転送され、演算の結果のフラグ情報が図４の破線
に示すバス２３，２４を通してフラグレジスタ１３にセ
ットされる。
【０００７】図５は上記フラグレジスタ１３の構成を示
す図であり、図５に示すように、最上位からの桁上が
り、桁下がりを示すキャリーフラグＣ、正か負かを示す
サインフラグＳ、結果が０か否かを示すゼロフラグＺ、
演算の結果オーバーフローが発生したことを示すオーバ
フラグＯ、結果のパリティを示すパリティフラグＰ等か
ら構成される。
す図であり、図５に示すように、最上位からの桁上が
り、桁下がりを示すキャリーフラグＣ、正か負かを示す
サインフラグＳ、結果が０か否かを示すゼロフラグＺ、
演算の結果オーバーフローが発生したことを示すオーバ
フラグＯ、結果のパリティを示すパリティフラグＰ等か
ら構成される。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマイクロプロセッサにあっては、扱えるデー
タ長の演算を１回で行うようになっており、かつその結
果のフラグが１つしかない構成となっていたため以下の
ような問題点があった。
うな従来のマイクロプロセッサにあっては、扱えるデー
タ長の演算を１回で行うようになっており、かつその結
果のフラグが１つしかない構成となっていたため以下の
ような問題点があった。
【０００９】すなわち、３２ビットの演算ができるＡＬ
Ｕがあっても、８ビットあるいは１６ビットの演算も１
回で１データのみしか処理できないことから、例えば、
独立して演算が行える４つの８ビットデータの演算を行
うためには８ビットの演算を４回実行する必要があり、
結果的に処理時間が長くなるという問題点があった。
Ｕがあっても、８ビットあるいは１６ビットの演算も１
回で１データのみしか処理できないことから、例えば、
独立して演算が行える４つの８ビットデータの演算を行
うためには８ビットの演算を４回実行する必要があり、
結果的に処理時間が長くなるという問題点があった。
【００１０】また、処理を高速化するために演算部を複
数用意し、独立した演算を同時に処理するというマイク
ロプロセッサもあるが、回路規模が大きくなり、かつ制
御が複雑になるという問題点があった。
数用意し、独立した演算を同時に処理するというマイク
ロプロセッサもあるが、回路規模が大きくなり、かつ制
御が複雑になるという問題点があった。
【００１１】さらに、上述した構成で複数のデータを１
回で扱うためには、例えば３２ビットのＡＬＵを８ビッ
ト×４に分割し、各８ビット間での桁上がり、桁下がり
が発生しない範囲で行うように扱うデータの範囲を制限
すること等が必要なため演算精度を落としてしまう欠点
があった。
回で扱うためには、例えば３２ビットのＡＬＵを８ビッ
ト×４に分割し、各８ビット間での桁上がり、桁下がり
が発生しない範囲で行うように扱うデータの範囲を制限
すること等が必要なため演算精度を落としてしまう欠点
があった。
【００１２】本発明は、回路規模を増大させることなく
処理速度を向上することができるマイクロプロセッサを
提供することを目的とする。
処理速度を向上することができるマイクロプロセッサを
提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係るマイクロプ
ロセッサは、各種レジスタ及び算術論理演算回路を備え
た演算部を有し、命令を解読して演算・制御動作を実行
するマイクロプロセッサにおいて、演算部は、Ｎビット
×Ｍ個（Ｎ、Ｍは任意の整数）の算術論理演算回路と、
ｍ番目（ｍは１からＭのうちの任意の整数）の算術論理
演算回路の桁上がり／桁下がり情報を、ｍ＋１番目若し
くはｍ−１番目の算術論理演算回路に伝送する制御手段
とを備え、制御手段は、Ｍ個の算術論理演算回路を、
（Ｎ×Ｍ）ビットの演算を行う１個の算術論理演算回路
として使用可能に制御する、若しくは、Ｎビットの演算
を行うＭ個の独立した算術論理演算回路として使用可能
に制御するように構成している。
ロセッサは、各種レジスタ及び算術論理演算回路を備え
た演算部を有し、命令を解読して演算・制御動作を実行
するマイクロプロセッサにおいて、演算部は、Ｎビット
×Ｍ個（Ｎ、Ｍは任意の整数）の算術論理演算回路と、
ｍ番目（ｍは１からＭのうちの任意の整数）の算術論理
演算回路の桁上がり／桁下がり情報を、ｍ＋１番目若し
くはｍ−１番目の算術論理演算回路に伝送する制御手段
とを備え、制御手段は、Ｍ個の算術論理演算回路を、
（Ｎ×Ｍ）ビットの演算を行う１個の算術論理演算回路
として使用可能に制御する、若しくは、Ｎビットの演算
を行うＭ個の独立した算術論理演算回路として使用可能
に制御するように構成している。
【００１４】また、制御手段は、ｍ番目の算術論理演算
回路の桁上がり／桁下がり情報を、ｍ＋１番目若しくは
ｍ−１番目の算術論理演算回路に伝送するか否かを制御
するゲート回路と、ゲート回路を制御する制御信号とを
備えたものであってもよい。
回路の桁上がり／桁下がり情報を、ｍ＋１番目若しくは
ｍ−１番目の算術論理演算回路に伝送するか否かを制御
するゲート回路と、ゲート回路を制御する制御信号とを
備えたものであってもよい。
【００１５】さらに、上記マイクロプロセッサが、Ｎビ
ットの演算の結果発生する桁上がり／桁下がり情報を記
憶する記憶手段を備え、記憶手段に記憶された桁上がり
／桁下がり情報に基づいて、Ｎビット×Ｍ個の算術論理
演算を行うようにしてもよい。
ットの演算の結果発生する桁上がり／桁下がり情報を記
憶する記憶手段を備え、記憶手段に記憶された桁上がり
／桁下がり情報に基づいて、Ｎビット×Ｍ個の算術論理
演算を行うようにしてもよい。
【００１６】また、記憶手段は、算術論理演算回路によ
る演算結果を格納するフラグレジスタであってもよい。
る演算結果を格納するフラグレジスタであってもよい。
【００１７】さらに、上記マイクロプロセッサが、Ｍ個
の独立した算術論理演算回路に、夫々所定の演算を指定
するための指定手段を備え、指定手段により指定された
Ｎビットの演算を、Ｍ個の独立した算術論理演算回路で
同時に実行可能に構成してもよく、指定手段は、算術論
理演算回路接続された信号線に供給された制御信号によ
り指定されるものであってもよい。
の独立した算術論理演算回路に、夫々所定の演算を指定
するための指定手段を備え、指定手段により指定された
Ｎビットの演算を、Ｍ個の独立した算術論理演算回路で
同時に実行可能に構成してもよく、指定手段は、算術論
理演算回路接続された信号線に供給された制御信号によ
り指定されるものであってもよい。
【００１８】
【発明の実施の形態】本発明に係るマイクロプロセッサ
は、マイクロコンピュータ等のマイクロプロセッサに適
用することができる。
は、マイクロコンピュータ等のマイクロプロセッサに適
用することができる。
【００１９】図１は本発明の実施形態に係るマイクロプ
ロセッサの演算部３０の構成を示す図である。図１に示
すマイクロプロセッサは、８ｂｉｔのＡＬＵを４個用い
るように構成した例である。なお、この図１では図４と
同一又は対応する要素は同一の符号を付している。
ロセッサの演算部３０の構成を示す図である。図１に示
すマイクロプロセッサは、８ｂｉｔのＡＬＵを４個用い
るように構成した例である。なお、この図１では図４と
同一又は対応する要素は同一の符号を付している。
【００２０】図１において、１０は演算等に使用可能な
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ（arithmetic and logical unit：算術論理演
算回路）、３５〜３８はＡＮＤゲート（制御手段、ゲー
ト回路）、１３は演算の結果に従いセットされるフラグ
レジスタ（記憶手段）であり、各部は内部データバス１
４を中心として、各種バス１５〜２４を通じて接続され
ている。
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ（arithmetic and logical unit：算術論理演
算回路）、３５〜３８はＡＮＤゲート（制御手段、ゲー
ト回路）、１３は演算の結果に従いセットされるフラグ
レジスタ（記憶手段）であり、各部は内部データバス１
４を中心として、各種バス１５〜２４を通じて接続され
ている。
【００２１】すなわち、レジスタ群１０はデータバス１
５，１６を経由して内部バス１４に接続され、テンポラ
リレジスタ１１はデータバス１７，１８により内部バス
１４に接続されるとともに、データバス１９，２０によ
りＡＬＵ３１〜３４の演算項及び被演算項の各データ入
力部に接続される。ＡＬＵ３１〜３４の演算結果は、バ
ス２１により内部バス１４に出力される。
５，１６を経由して内部バス１４に接続され、テンポラ
リレジスタ１１はデータバス１７，１８により内部バス
１４に接続されるとともに、データバス１９，２０によ
りＡＬＵ３１〜３４の演算項及び被演算項の各データ入
力部に接続される。ＡＬＵ３１〜３４の演算結果は、バ
ス２１により内部バス１４に出力される。
【００２２】図１中、ｂ１〜ｂ４はＡＬＵ３１〜３４の
桁上がり、桁下がりを示すキャリー出力であり、このキ
ャリー出力ｂ１〜ｂ４はＡＮＤゲート３５〜３８の一方
の入力端子に入力され、ＡＮＤゲート３５〜３８の他方
の入力端子には外部より信号ａが入力される。ＡＮＤゲ
ート３５〜３８は、信号ａとキャリー出力ｂ１〜ｂ４と
のＡＮＤ論理をとり、ＡＮＤゲート３５〜３７の出力ｃ
１〜ｃ３は次のＡＬＵへの下位からの桁上がり、桁下が
り入力に接続され、ＡＮＤゲート３８の出力ｃ４はフラ
グレジスタ１３のキャリーフラグｂｉｔＣに接続され
る。フラグレジスタ１３のその他のフラグについては直
接の関係がないため説明を省略する。
桁上がり、桁下がりを示すキャリー出力であり、このキ
ャリー出力ｂ１〜ｂ４はＡＮＤゲート３５〜３８の一方
の入力端子に入力され、ＡＮＤゲート３５〜３８の他方
の入力端子には外部より信号ａが入力される。ＡＮＤゲ
ート３５〜３８は、信号ａとキャリー出力ｂ１〜ｂ４と
のＡＮＤ論理をとり、ＡＮＤゲート３５〜３７の出力ｃ
１〜ｃ３は次のＡＬＵへの下位からの桁上がり、桁下が
り入力に接続され、ＡＮＤゲート３８の出力ｃ４はフラ
グレジスタ１３のキャリーフラグｂｉｔＣに接続され
る。フラグレジスタ１３のその他のフラグについては直
接の関係がないため説明を省略する。
【００２３】上記信号ａは、ＡＬＵ３１〜３４を個別に
動作させる（ＡＬＵ３１〜３４間での桁上がり、桁下が
りが発生しない）か、ＡＬＵ３１〜３４を１つのＡＬＵ
として動作させる（ＡＬＵ３１〜３４間での桁上がり、
桁下がりが発生する）かを指定するための制御信号であ
る。
動作させる（ＡＬＵ３１〜３４間での桁上がり、桁下が
りが発生しない）か、ＡＬＵ３１〜３４を１つのＡＬＵ
として動作させる（ＡＬＵ３１〜３４間での桁上がり、
桁下がりが発生する）かを指定するための制御信号であ
る。
【００２４】以下、上述のように構成されたマイクロプ
ロセッサの演算部３０の動作を説明する。
ロセッサの演算部３０の動作を説明する。
【００２５】上記ＡＬＵ３１〜３４の各ｂｉｔ長を８ｂ
ｉｔとし、全体の演算としては３２ｂｉｔの演算が１回
で行える場合について説明する。
ｉｔとし、全体の演算としては３２ｂｉｔの演算が１回
で行える場合について説明する。
【００２６】まず、従来例のマイクロプロセッサと同様
の動作を行う場合は以下のようになる。
の動作を行う場合は以下のようになる。
【００２７】マイクロプロセッサは、その命令の実行に
際し、まず命令をデコードし、それが通常の演算（ＡＬ
Ｕを１つの３２ｂｉｔＡＬＵとして扱う）の場合には信
号ａを「１」にする。なお、命令のデコード部及びそれ
に従って制御を行う部分の記述は省略している。
際し、まず命令をデコードし、それが通常の演算（ＡＬ
Ｕを１つの３２ｂｉｔＡＬＵとして扱う）の場合には信
号ａを「１」にする。なお、命令のデコード部及びそれ
に従って制御を行う部分の記述は省略している。
【００２８】そして、命令で指定された演算項のデータ
及び被演算項のデータが格納されているレジスタをレジ
スタ群１０から選択し、テンポラリレジスタ１１に転送
する。扱うデータがレジスタ群１０にない場合は他の場
所、例えば外部メモリ等から内部バス１４を経由してテ
ンポラリレジスタ１１に転送される。
及び被演算項のデータが格納されているレジスタをレジ
スタ群１０から選択し、テンポラリレジスタ１１に転送
する。扱うデータがレジスタ群１０にない場合は他の場
所、例えば外部メモリ等から内部バス１４を経由してテ
ンポラリレジスタ１１に転送される。
【００２９】２つのデータが揃うとそれぞれのデータを
データバス１９，２０を介してＡＬＵ３１〜３４に入力
する。ここで、ＡＬＵ３１の演算の結果の桁上がり、桁
下がり情報ｂ１は、信号ａが「１」のためそのまま出力
ｃ１となってＡＬＵ３２に伝送され、ＡＬＵ３２の演算
に反映される。同様に、ＡＬＵ３２，３３の桁上がり、
桁下がり情報がＡＬＵ３３，３４に伝送され、最終的に
３２ｂｉｔの演算としての桁上がり、桁下がり情報が出
力ｃ４になりフラグレジスタ１３のキャリーフラグｂｉ
ｔＣにセットされる。
データバス１９，２０を介してＡＬＵ３１〜３４に入力
する。ここで、ＡＬＵ３１の演算の結果の桁上がり、桁
下がり情報ｂ１は、信号ａが「１」のためそのまま出力
ｃ１となってＡＬＵ３２に伝送され、ＡＬＵ３２の演算
に反映される。同様に、ＡＬＵ３２，３３の桁上がり、
桁下がり情報がＡＬＵ３３，３４に伝送され、最終的に
３２ｂｉｔの演算としての桁上がり、桁下がり情報が出
力ｃ４になりフラグレジスタ１３のキャリーフラグｂｉ
ｔＣにセットされる。
【００３０】各ＡＬＵ３１〜３４の演算結果が揃うと、
バス２１を通して命令で指定されたレジスタあるいは他
の場所にその結果データがセットされて命令が終了す
る。
バス２１を通して命令で指定されたレジスタあるいは他
の場所にその結果データがセットされて命令が終了す
る。
【００３１】次に、本実施形態で特有の機能を利用する
ための命令を行う場合、すなわち１つのＡＬＵで複数の
データを１回で扱う場合について説明する。
ための命令を行う場合、すなわち１つのＡＬＵで複数の
データを１回で扱う場合について説明する。
【００３２】ここでは、８ｂｉｔのデータを４個一度に
演算するための命令を実行する場合を例にとる。
演算するための命令を実行する場合を例にとる。
【００３３】まず、その命令をデコードし、それが本実
施形態で特有の機能を利用するための命令であった場
合、信号ａを「０」にする。
施形態で特有の機能を利用するための命令であった場
合、信号ａを「０」にする。
【００３４】信号ａが「０」になることによりＡＮＤゲ
ート３５〜３８の出力ｃ１〜ｃ４は常に「０」となる。
すなわち、ＡＬＵ３１〜３３の桁上がり、桁下がり情報
がＡＬＵ３２〜３４に伝送されなくなるため、ＡＬＵ３
１〜３４は独立した８ｂｉｔのＡＬＵとして動作するよ
うになる。
ート３５〜３８の出力ｃ１〜ｃ４は常に「０」となる。
すなわち、ＡＬＵ３１〜３３の桁上がり、桁下がり情報
がＡＬＵ３２〜３４に伝送されなくなるため、ＡＬＵ３
１〜３４は独立した８ｂｉｔのＡＬＵとして動作するよ
うになる。
【００３５】そして、命令で指定された演算項のデータ
及び被演算項のデータが格納されているレジスタをレジ
スタ群１０から選択し、テンポラリレジスタ１１に転送
する。扱うデータがレジスタ群１０にない場合は他の場
所、例えば外部メモリ等から内部バス１４を経由してテ
ンポラリレジスタ１１に転送される。
及び被演算項のデータが格納されているレジスタをレジ
スタ群１０から選択し、テンポラリレジスタ１１に転送
する。扱うデータがレジスタ群１０にない場合は他の場
所、例えば外部メモリ等から内部バス１４を経由してテ
ンポラリレジスタ１１に転送される。
【００３６】２つのデータが揃うとそれぞれのデータを
データバス１９，２０を介してＡＬＵ３１〜３４の入力
１９-1〜１９-4及び２０-1〜２０-4に転送される。上述
したように、信号ａが「０」のためＡＬＵ３２，３３に
は下位からの桁上がり、桁下がり情報がない。すなわ
ち、ＡＮＤゲート３５〜３７の出力ｃ１〜ｃ３が「０」
のためＡＬＵ３１〜３４は全て８ｂｉｔの独立した演算
を実行することになる。また、この命令の演算の最終の
桁上がり、桁下がり情報ｃ４は意味がないためフラグレ
ジスタ１３のキャリーフラグｂｉｔＣには「０」がセッ
トされる。
データバス１９，２０を介してＡＬＵ３１〜３４の入力
１９-1〜１９-4及び２０-1〜２０-4に転送される。上述
したように、信号ａが「０」のためＡＬＵ３２，３３に
は下位からの桁上がり、桁下がり情報がない。すなわ
ち、ＡＮＤゲート３５〜３７の出力ｃ１〜ｃ３が「０」
のためＡＬＵ３１〜３４は全て８ｂｉｔの独立した演算
を実行することになる。また、この命令の演算の最終の
桁上がり、桁下がり情報ｃ４は意味がないためフラグレ
ジスタ１３のキャリーフラグｂｉｔＣには「０」がセッ
トされる。
【００３７】ＡＬＵ３１〜３４の結果出力２１-1〜２１
-4はバス２１を介して指定されたレジスタあるいは他の
場所にそのデータをセットして終了する。
-4はバス２１を介して指定されたレジスタあるいは他の
場所にそのデータをセットして終了する。
【００３８】以上説明したように、第１の実施形態に係
るマイクロプロセッサの演算部３０は、８ビット×４個
のＡＬＵ３１〜３４と、ＡＬＵ３１〜３４の桁上がり／
桁下がり情報を、次のＡＬＵに伝送するか否かを制御す
るＡＮＤゲート３５〜３７及び制御信号ａとを備え、Ａ
ＬＵ３１〜３４を、３２ビットの演算を行う１個のＡＬ
Ｕとして使用可能に制御する、若しくは、８ビットの演
算を行う４個の独立したＡＬＵ３１〜３４として使用可
能に制御するように構成しているので、３２ｂｉｔのＡ
ＬＵで８ｂｉｔの４つのデータを別々に演算することが
可能になる。
るマイクロプロセッサの演算部３０は、８ビット×４個
のＡＬＵ３１〜３４と、ＡＬＵ３１〜３４の桁上がり／
桁下がり情報を、次のＡＬＵに伝送するか否かを制御す
るＡＮＤゲート３５〜３７及び制御信号ａとを備え、Ａ
ＬＵ３１〜３４を、３２ビットの演算を行う１個のＡＬ
Ｕとして使用可能に制御する、若しくは、８ビットの演
算を行う４個の独立したＡＬＵ３１〜３４として使用可
能に制御するように構成しているので、３２ｂｉｔのＡ
ＬＵで８ｂｉｔの４つのデータを別々に演算することが
可能になる。
【００３９】すなわち、桁上がり、桁下がりを意識する
ことなく、単に８ｂｉｔの演算が同時に４つ実行できる
ようになり、処理速度の向上を図ることができ、また回
路的な変更・追加が少ないためマイクロプロセッサの回
路規模を大きくすることなく実施することができる。
ことなく、単に８ｂｉｔの演算が同時に４つ実行できる
ようになり、処理速度の向上を図ることができ、また回
路的な変更・追加が少ないためマイクロプロセッサの回
路規模を大きくすることなく実施することができる。
【００４０】したがって、上述した優れた特長を有する
演算部をマイクロプロセッサに適用すれば、行列演算や
ＡＬＵによりｂｉｔ数が小さいデータの演算を効率よく
実行することが可能となる。
演算部をマイクロプロセッサに適用すれば、行列演算や
ＡＬＵによりｂｉｔ数が小さいデータの演算を効率よく
実行することが可能となる。
【００４１】図２は本発明の第２の実施形態に係るマイ
クロプロセッサの演算部４０の構成を示す図である。な
お、本実施形態に係るマイクロプロセッサの説明にあた
り図１に示すマイクロプロセッサと同一構成部分には同
一符号を付して重複部分の説明を省略する。
クロプロセッサの演算部４０の構成を示す図である。な
お、本実施形態に係るマイクロプロセッサの説明にあた
り図１に示すマイクロプロセッサと同一構成部分には同
一符号を付して重複部分の説明を省略する。
【００４２】図２において、１０は演算等に使用可能な
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ、３５〜３８はＡＮＤゲート、４１は演算の結
果に従いセットされるフラグレジスタ（記憶手段）であ
り、各部は内部データバス１４を中心として、各種バス
１５〜２４を通じて接続されている。
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ、３５〜３８はＡＮＤゲート、４１は演算の結
果に従いセットされるフラグレジスタ（記憶手段）であ
り、各部は内部データバス１４を中心として、各種バス
１５〜２４を通じて接続されている。
【００４３】また、レジスタ群１０はデータバス１５，
１６を経由して内部バス１４に接続され、テンポラリレ
ジスタ１１はデータバス１７，１８により内部バス１４
に接続されるとともに、データバス１９，２０によりＡ
ＬＵ３１〜３４の演算項及び被演算項の各データ入力部
に接続される。ＡＬＵ３１〜３４の演算結果は、バス２
１により内部バス１４に出力される。
１６を経由して内部バス１４に接続され、テンポラリレ
ジスタ１１はデータバス１７，１８により内部バス１４
に接続されるとともに、データバス１９，２０によりＡ
ＬＵ３１〜３４の演算項及び被演算項の各データ入力部
に接続される。ＡＬＵ３１〜３４の演算結果は、バス２
１により内部バス１４に出力される。
【００４４】上記フラグレジスタ４１は、上記ＡＬＵ３
１〜３４の桁上がり、桁下がり情報ｂ１〜ｂ４を格納す
るキャリーフラグｂ１〜ｂ４を有し、各ＡＬＵ３１〜３
４からの桁上がり、桁下がり情報ｂ１〜ｂ４がセットさ
れる構成となっている。
１〜３４の桁上がり、桁下がり情報ｂ１〜ｂ４を格納す
るキャリーフラグｂ１〜ｂ４を有し、各ＡＬＵ３１〜３
４からの桁上がり、桁下がり情報ｂ１〜ｂ４がセットさ
れる構成となっている。
【００４５】上記のように構成された第２の実施形態に
係るマイクロプロセッサ４０では、上述した第１の実施
形態の動作説明において、従来例のマイクロプロセッサ
と同様の動作を行う場合の命令があったとき、上記ＡＬ
Ｕ３１〜３４からの桁上がり、桁下がり情報ｂ１〜ｂ４
がフラグレジスタ４１の各ＡＬＵ３１〜３４に対応した
フラグビットｂ１〜ｂ４にセットされる。
係るマイクロプロセッサ４０では、上述した第１の実施
形態の動作説明において、従来例のマイクロプロセッサ
と同様の動作を行う場合の命令があったとき、上記ＡＬ
Ｕ３１〜３４からの桁上がり、桁下がり情報ｂ１〜ｂ４
がフラグレジスタ４１の各ＡＬＵ３１〜３４に対応した
フラグビットｂ１〜ｂ４にセットされる。
【００４６】このように、第２の実施形態では、８ビッ
トの演算の結果発生する桁上がり／桁下がり情報を記憶
するフラグレジスタ４１を備え、フラグレジスタ４１に
セットされた桁上がり／桁下がり情報に基づいて、８ビ
ット×４個の算術論理演算が実行される。したがって、
前記第１の実施形態では８ｂｉｔの演算結果のみしか得
られなかったものが、第２の実施形態によれば、各ｂｉ
ｔの演算の桁上がり、桁下がり情報も得られるため、演
算精度の高い計算が実行できるとともに、データの大小
を考慮せずに８ｂｉｔの完全な形の演算を実行させるこ
とが可能になる。
トの演算の結果発生する桁上がり／桁下がり情報を記憶
するフラグレジスタ４１を備え、フラグレジスタ４１に
セットされた桁上がり／桁下がり情報に基づいて、８ビ
ット×４個の算術論理演算が実行される。したがって、
前記第１の実施形態では８ｂｉｔの演算結果のみしか得
られなかったものが、第２の実施形態によれば、各ｂｉ
ｔの演算の桁上がり、桁下がり情報も得られるため、演
算精度の高い計算が実行できるとともに、データの大小
を考慮せずに８ｂｉｔの完全な形の演算を実行させるこ
とが可能になる。
【００４７】図３は本発明の第３の実施形態に係るマイ
クロプロセッサの演算部５０の構成を示す図である。な
お、本実施形態に係るマイクロプロセッサの説明にあた
り図２に示すマイクロプロセッサと同一構成部分には同
一符号を付して重複部分の説明を省略する。
クロプロセッサの演算部５０の構成を示す図である。な
お、本実施形態に係るマイクロプロセッサの説明にあた
り図２に示すマイクロプロセッサと同一構成部分には同
一符号を付して重複部分の説明を省略する。
【００４８】図３において、１０は演算等に使用可能な
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ、３５〜３８はＡＮＤゲート、４１は演算の結
果に従いセットされるフラグレジスタであり、各部は内
部データバス１４を中心として、各種バス１５〜２４を
通じて接続されている。
レジスタ群、１１は演算のためのデータを一時的に保存
するためのテンポラリレジスタ、３１〜３４は演算を行
うＡＬＵ、３５〜３８はＡＮＤゲート、４１は演算の結
果に従いセットされるフラグレジスタであり、各部は内
部データバス１４を中心として、各種バス１５〜２４を
通じて接続されている。
【００４９】また、レジスタ群１０はデータバス１５，
１６を経由して内部バス１４に接続され、テンポラリレ
ジスタ１１はデータバス１７，１８により内部バス１４
に接続されるとともに、データバス１９，２０によりＡ
ＬＵ３１〜３４の演算項及び被演算項の各データ入力部
に接続される。ＡＬＵ３１〜３４の演算結果は、バス２
１により内部バス１４に出力される。
１６を経由して内部バス１４に接続され、テンポラリレ
ジスタ１１はデータバス１７，１８により内部バス１４
に接続されるとともに、データバス１９，２０によりＡ
ＬＵ３１〜３４の演算項及び被演算項の各データ入力部
に接続される。ＡＬＵ３１〜３４の演算結果は、バス２
１により内部バス１４に出力される。
【００５０】上記ＡＬＵ３１〜３４には、信号ｆ１〜ｆ
４を入力する信号線ｆ１〜ｆ４（指定手段）が接続され
ている。この信号ｆ１〜ｆ４は、各ＡＬＵ３１〜３４で
実行する演算の種類、例えば加算、減算、論理積、論理
和等を指定するための信号線である。なお、前記第１、
第２の実施形態ではこの信号は全てのＡＬＵに対して共
通であったため省略していたものである。
４を入力する信号線ｆ１〜ｆ４（指定手段）が接続され
ている。この信号ｆ１〜ｆ４は、各ＡＬＵ３１〜３４で
実行する演算の種類、例えば加算、減算、論理積、論理
和等を指定するための信号線である。なお、前記第１、
第２の実施形態ではこの信号は全てのＡＬＵに対して共
通であったため省略していたものである。
【００５１】また、第２実施形態と同様に、上記フラグ
レジスタ４１は、上記ＡＬＵ３１〜３４の桁上がり、桁
下がり情報ｂ１〜ｂ４を格納するキャリーフラグｂ１〜
ｂ４を有し、各ＡＬＵ３１〜３４からの桁上がり、桁下
がり情報ｂ１〜ｂ４がセットされる構成となっている。
レジスタ４１は、上記ＡＬＵ３１〜３４の桁上がり、桁
下がり情報ｂ１〜ｂ４を格納するキャリーフラグｂ１〜
ｂ４を有し、各ＡＬＵ３１〜３４からの桁上がり、桁下
がり情報ｂ１〜ｂ４がセットされる構成となっている。
【００５２】上記のように構成された第２の実施形態に
係るマイクロプロセッサ５０では、同時に演算したい８
ｂｉｔデータの各々（ここでは、４つの８ｂｉｔデー
タ）についてそれぞれ独立して演算の種類を指定するこ
とが可能である。
係るマイクロプロセッサ５０では、同時に演算したい８
ｂｉｔデータの各々（ここでは、４つの８ｂｉｔデー
タ）についてそれぞれ独立して演算の種類を指定するこ
とが可能である。
【００５３】また、従来例のマイクロプロセッサと同様
の動作を行う場合の命令があったときには、信号ａを
「１」にし、かつ信号ｆ１〜ｆ４に同じ信号を与えるよ
うにすれば前記第１の実施形態と同様の動作が実行され
る。
の動作を行う場合の命令があったときには、信号ａを
「１」にし、かつ信号ｆ１〜ｆ４に同じ信号を与えるよ
うにすれば前記第１の実施形態と同様の動作が実行され
る。
【００５４】次に、本実施形態で特有の機能を利用する
ための命令を行う場合、すなわち本実施形態の命令を実
行する場合、命令がデコードされると各ＡＬＵ３１〜３
４に対して指定された演算を指定するための信号が信号
線ｆ１〜ｆ４に与えられる。例えば、ＡＬＵ３１では加
算、ＡＬＵ３２では論理積、ＡＬＵ３３，３４では減算
という演算が指定できる。ＡＬＵ３１〜３４で実行され
る演算の種類が同一でないこと以外は前述の第１、第２
実施形態と同様な動作となる。
ための命令を行う場合、すなわち本実施形態の命令を実
行する場合、命令がデコードされると各ＡＬＵ３１〜３
４に対して指定された演算を指定するための信号が信号
線ｆ１〜ｆ４に与えられる。例えば、ＡＬＵ３１では加
算、ＡＬＵ３２では論理積、ＡＬＵ３３，３４では減算
という演算が指定できる。ＡＬＵ３１〜３４で実行され
る演算の種類が同一でないこと以外は前述の第１、第２
実施形態と同様な動作となる。
【００５５】このように、第３の実施形態によれば、４
個の各ＡＬＵ３１〜３４に、夫々所定種類の演算を指定
するための信号線ｆ１〜ｆ４を備え、８ビットの異なる
演算を、４個の独立したＡＬＵ３１〜３４で同時に実行
可能に構成しているので、各ＡＬＵ３１〜３４に対して
独立した演算種類を指定することができ、より効率的な
演算を同時に実行することができる。
個の各ＡＬＵ３１〜３４に、夫々所定種類の演算を指定
するための信号線ｆ１〜ｆ４を備え、８ビットの異なる
演算を、４個の独立したＡＬＵ３１〜３４で同時に実行
可能に構成しているので、各ＡＬＵ３１〜３４に対して
独立した演算種類を指定することができ、より効率的な
演算を同時に実行することができる。
【００５６】なお、上記各実施形態では、マイクロプロ
セッサの演算部は、８ｂｉｔのＡＬＵを４個用いて３２
ｂｉｔのＡＬＵを構成した例について適用しているが、
Ｎビット×Ｍ個のＡＬＵを構成する装置であればすべて
適用可能であり、また、例えば８ｂｉｔ×４あるいは１
６ｂｉｔ×２のように２種類以上の構成を採り得るよう
に構成してもよいことは勿論である。また、上記演算部
がマイクロコンピュータ等に組み込まれる回路の一部で
あってもよい。
セッサの演算部は、８ｂｉｔのＡＬＵを４個用いて３２
ｂｉｔのＡＬＵを構成した例について適用しているが、
Ｎビット×Ｍ個のＡＬＵを構成する装置であればすべて
適用可能であり、また、例えば８ｂｉｔ×４あるいは１
６ｂｉｔ×２のように２種類以上の構成を採り得るよう
に構成してもよいことは勿論である。また、上記演算部
がマイクロコンピュータ等に組み込まれる回路の一部で
あってもよい。
【００５７】また、上記マイクロプロセッサを構成する
ゲート回路やレジスタ等の数、種類接続状態などは上記
各実施形態に限られないことは言うまでもない。
ゲート回路やレジスタ等の数、種類接続状態などは上記
各実施形態に限られないことは言うまでもない。
【００５８】
【発明の効果】本発明に係るマイクロプロセッサでは、
演算部が、Ｎビット×Ｍ個（Ｎ、Ｍは任意の整数）の算
術論理演算回路と、ｍ番目の算術論理演算回路の桁上が
り／桁下がり情報を、ｍ＋１番目若しくはｍ−１番目の
算術論理演算回路に伝送する制御手段とを備え、制御手
段は、Ｍ個の算術論理演算回路を、（Ｎ×Ｍ）ビットの
演算を行う１個の算術論理演算回路として使用可能に制
御する、若しくは、Ｎビットの演算を行うＭ個の独立し
た算術論理演算回路として使用可能に制御するように構
成しているので、（Ｎ×Ｍ）ビットの算術論理演算回路
でＮビットのＭ個のデータを別々に演算することが可能
になり、処理速度の向上を図ることができ、また回路的
な変更・追加が少ないためマイクロプロセッサの回路規
模を大きくすることなく実施することができる。
演算部が、Ｎビット×Ｍ個（Ｎ、Ｍは任意の整数）の算
術論理演算回路と、ｍ番目の算術論理演算回路の桁上が
り／桁下がり情報を、ｍ＋１番目若しくはｍ−１番目の
算術論理演算回路に伝送する制御手段とを備え、制御手
段は、Ｍ個の算術論理演算回路を、（Ｎ×Ｍ）ビットの
演算を行う１個の算術論理演算回路として使用可能に制
御する、若しくは、Ｎビットの演算を行うＭ個の独立し
た算術論理演算回路として使用可能に制御するように構
成しているので、（Ｎ×Ｍ）ビットの算術論理演算回路
でＮビットのＭ個のデータを別々に演算することが可能
になり、処理速度の向上を図ることができ、また回路的
な変更・追加が少ないためマイクロプロセッサの回路規
模を大きくすることなく実施することができる。
【００５９】また、本発明に係るマイクロプロセッサ
が、Ｎビットの演算の結果発生する桁上がり／桁下がり
情報を記憶する記憶手段を備え、記憶手段に記憶された
桁上がり／桁下がり情報に基づいて、Ｎビット×Ｍ個の
算術論理演算を行うように構成しているので、各ビット
の演算の桁上がり、桁下がり情報も得ることができ、演
算精度の高い計算が実行できるとともに、データの大小
を考慮せずにＮビットの完全な形の演算を実行させるこ
とができる。
が、Ｎビットの演算の結果発生する桁上がり／桁下がり
情報を記憶する記憶手段を備え、記憶手段に記憶された
桁上がり／桁下がり情報に基づいて、Ｎビット×Ｍ個の
算術論理演算を行うように構成しているので、各ビット
の演算の桁上がり、桁下がり情報も得ることができ、演
算精度の高い計算が実行できるとともに、データの大小
を考慮せずにＮビットの完全な形の演算を実行させるこ
とができる。
【００６０】さらに、本発明に係るマイクロプロセッサ
が、Ｍ個の独立した算術論理演算回路に、夫々所定の演
算を指定するための指定手段を備え、指定手段により指
定されたＮビットの演算を、Ｍ個の独立した算術論理演
算回路で同時に実行可能に構成しているので、各算術論
理演算回路に対して独立した演算種類を指定することが
でき、より効率的な演算を同時に実行することができ
る。
が、Ｍ個の独立した算術論理演算回路に、夫々所定の演
算を指定するための指定手段を備え、指定手段により指
定されたＮビットの演算を、Ｍ個の独立した算術論理演
算回路で同時に実行可能に構成しているので、各算術論
理演算回路に対して独立した演算種類を指定することが
でき、より効率的な演算を同時に実行することができ
る。
【図１】本発明を適用した第１の実施形態に係るマイク
ロプロセッサの演算部の構成を示す図である。
ロプロセッサの演算部の構成を示す図である。
【図２】本発明を適用した第２の実施形態に係るマイク
ロプロセッサの演算部の構成を示す図である。
ロプロセッサの演算部の構成を示す図である。
【図３】本発明を適用した第３の実施形態に係るマイク
ロプロセッサの演算部の構成を示す図である。
ロプロセッサの演算部の構成を示す図である。
【図４】従来のマイクロプロセッサの演算部の構成を示
す図である。
す図である。
【図５】従来のマイクロプロセッサのフラグレジスタの
構成例を示す図である。
構成例を示す図である。
１０ レジスタ群、１１ テンポラリレジスタ、３１〜
３４ ＡＬＵ（算術論理演算回路）、３５〜３８ ＡＮ
Ｄゲート（制御手段、ゲート回路）、１３ フラグレジ
スタ（記憶手段）、１４ 内部データバス、１５〜２４
各種バス、ｆ１〜ｆ４ 信号線（指定手段）、３０，
４０，５０ マイクロプロセッサの演算部
３４ ＡＬＵ（算術論理演算回路）、３５〜３８ ＡＮ
Ｄゲート（制御手段、ゲート回路）、１３ フラグレジ
スタ（記憶手段）、１４ 内部データバス、１５〜２４
各種バス、ｆ１〜ｆ４ 信号線（指定手段）、３０，
４０，５０ マイクロプロセッサの演算部
Claims (6)
- 【請求項１】 各種レジスタ及び算術論理演算回路を備
えた演算部を有し、命令を解読して演算・制御動作を実
行するマイクロプロセッサにおいて、 前記演算部は、Ｎビット×Ｍ個（Ｎ、Ｍは任意の整数）
の算術論理演算回路と、 ｍ番目（ｍは１からＭのうちの任意の整数）の算術論理
演算回路の桁上がり／桁下がり情報を、ｍ＋１番目若し
くはｍ−１番目の算術論理演算回路に伝送する制御手段
とを備え、 前記制御手段は、前記Ｍ個の算術論理演算回路を、（Ｎ
×Ｍ）ビットの演算を行う１個の算術論理演算回路とし
て使用可能に制御する、若しくは、 Ｎビットの演算を行うＭ個の独立した算術論理演算回路
として使用可能に制御するように構成したことを特徴と
するマイクロプロセッサ。 - 【請求項２】 前記制御手段は、 ｍ番目の算術論理演算回路の桁上がり／桁下がり情報
を、ｍ＋１番目若しくはｍ−１番目の算術論理演算回路
に伝送するか否かを制御するゲート回路と、 前記ゲート回路を制御する制御信号とを備えたことを特
徴とする請求項１記載のマイクロプロセッサ。 - 【請求項３】 さらに、上記請求項１記載のマイクロプ
ロセッサにおいて、 Ｎビットの演算の結果発生する桁上がり／桁下がり情報
を記憶する記憶手段を備え、 前記記憶手段に記憶された桁上がり／桁下がり情報に基
づいて、Ｎビット×Ｍ個の算術論理演算を行うようにし
たことを特徴とするマイクロプロセッサ。 - 【請求項４】 前記記憶手段は、前記算術論理演算回路
による演算結果を格納するフラグレジスタであることを
特徴とする請求項３記載のマイクロプロセッサ。 - 【請求項５】 さらに、上記請求項１又は３の何れかに
記載のマイクロプロセッサにおいて、 Ｍ個の独立した算術論理演算回路に、夫々所定の演算を
指定するための指定手段を備え、 前記指定手段により指定されたＮビットの演算を、Ｍ個
の独立した算術論理演算回路で同時に実行可能に構成し
たことを特徴とするマイクロプロセッサ。 - 【請求項６】 前記指定手段は、前記算術論理演算回路
接続された信号線に供給された制御信号により指定され
ることを特徴とする請求項５記載のマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106890A JPH09292974A (ja) | 1996-04-26 | 1996-04-26 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106890A JPH09292974A (ja) | 1996-04-26 | 1996-04-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09292974A true JPH09292974A (ja) | 1997-11-11 |
Family
ID=14445084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8106890A Withdrawn JPH09292974A (ja) | 1996-04-26 | 1996-04-26 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09292974A (ja) |
-
1996
- 1996-04-26 JP JP8106890A patent/JPH09292974A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |